JPH07202839A - デジタル情報パケットのアライメントのための回路と方法 - Google Patents
デジタル情報パケットのアライメントのための回路と方法Info
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- JPH07202839A JPH07202839A JP6306758A JP30675894A JPH07202839A JP H07202839 A JPH07202839 A JP H07202839A JP 6306758 A JP6306758 A JP 6306758A JP 30675894 A JP30675894 A JP 30675894A JP H07202839 A JPH07202839 A JP H07202839A
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- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 本件発明は、特定の情報源により生成される
情報に基づいてタイミングクロック信号を発生すること
なく、又は、システム同期タイミングクロックを利用す
ることなく、情報パケットあるいは多数の情報フレーム
をアライメントするための回路を提供することを目的と
する。 【構成】 本件発明のフレームアライナは、同期信号発
生器と遅延制御回路により制御される複数のフレーム検
出器とストレッチ回路と可変遅延装置とからなる。一実
施例における遅延制御回路は、情報パケット信号の開始
と最後に受信された情報パケット信号の開始に続くある
時間間隔により定義される時間間隔に対する各情報パケ
ット信号を遅延させる。このようにして各情報パケット
信号は対応する時間間隔遅延させられ複数の情報パケッ
ト信号を互いにアライメントすることが可能となる。
情報に基づいてタイミングクロック信号を発生すること
なく、又は、システム同期タイミングクロックを利用す
ることなく、情報パケットあるいは多数の情報フレーム
をアライメントするための回路を提供することを目的と
する。 【構成】 本件発明のフレームアライナは、同期信号発
生器と遅延制御回路により制御される複数のフレーム検
出器とストレッチ回路と可変遅延装置とからなる。一実
施例における遅延制御回路は、情報パケット信号の開始
と最後に受信された情報パケット信号の開始に続くある
時間間隔により定義される時間間隔に対する各情報パケ
ット信号を遅延させる。このようにして各情報パケット
信号は対応する時間間隔遅延させられ複数の情報パケッ
ト信号を互いにアライメントすることが可能となる。
Description
【０００１】
【発明の分野】本発明は、デジタル信号マルチプレクサ
に関し、特にフレームアライメントデジタル情報パケッ
トに作用するマルチプレクサに関する。
に関し、特にフレームアライメントデジタル情報パケッ
トに作用するマルチプレクサに関する。
【０００２】
【発明の背景】遠隔通信システム及び他の情報通信シス
テムでは、共通の通信チャンネル上に多くの情報信号を
同時に送信するためにデジタル情報のマルチプレクシン
グが利用される。そのようなシステムで、異なる情報源
からのデジタル情報は、宛先受信器までチャンネル上を
送信するためにインターリーブされあるいは同期して単
一信号にマルチプレクスされる。受信器は、受信信号を
元の分離された情報信号にデマルチプレクスする。
テムでは、共通の通信チャンネル上に多くの情報信号を
同時に送信するためにデジタル情報のマルチプレクシン
グが利用される。そのようなシステムで、異なる情報源
からのデジタル情報は、宛先受信器までチャンネル上を
送信するためにインターリーブされあるいは同期して単
一信号にマルチプレクスされる。受信器は、受信信号を
元の分離された情報信号にデマルチプレクスする。
【０００３】デジタル情報を離散的なシーケンスあるい
はパケットに構成するシステムでは、情報パケットがマ
ルチプレクスされ送信される前にアライメント（整列）
されることが必要である。そのようなシステムの１つ
は、音声、ビデオ、及び他のデジタル情報を送信するた
めに使用される同期デジタル階層（ＳＤＨ）である。Ｓ
ＤＨについての一般的な記述はＣＣＩＴＴリコメンデー
ションＧ．７０７−７０９（ページ１０７−１７４）
（１９８９）に見つけられる。ＳＤＨシステムでは、情
報を送信する１つの方法は同期転送モジュールレベル１
フレーム（ＳＴＭ−１フレーム）で情報を送信すること
である。各ＳＴＭ−１フレームはポインタとオーバヘッ
ド情報を含む８１バイトのヘッダと、メッセージ情報を
含む２３４９バイトのペイロードとを含む。ＳＴＭ−１
フレームは１５５．５２Ｍビット／ｓで送信される。４
つのＳＴＭ−１フレームが結合され単一の同期転送モジ
ュールレベル４（ＳＴＭ−４）フレームを形成する。こ
のようにして、４つのＳＴＭ−１フレームを共通のチャ
ンネル上を同時に送信できる。
はパケットに構成するシステムでは、情報パケットがマ
ルチプレクスされ送信される前にアライメント（整列）
されることが必要である。そのようなシステムの１つ
は、音声、ビデオ、及び他のデジタル情報を送信するた
めに使用される同期デジタル階層（ＳＤＨ）である。Ｓ
ＤＨについての一般的な記述はＣＣＩＴＴリコメンデー
ションＧ．７０７−７０９（ページ１０７−１７４）
（１９８９）に見つけられる。ＳＤＨシステムでは、情
報を送信する１つの方法は同期転送モジュールレベル１
フレーム（ＳＴＭ−１フレーム）で情報を送信すること
である。各ＳＴＭ−１フレームはポインタとオーバヘッ
ド情報を含む８１バイトのヘッダと、メッセージ情報を
含む２３４９バイトのペイロードとを含む。ＳＴＭ−１
フレームは１５５．５２Ｍビット／ｓで送信される。４
つのＳＴＭ−１フレームが結合され単一の同期転送モジ
ュールレベル４（ＳＴＭ−４）フレームを形成する。こ
のようにして、４つのＳＴＭ−１フレームを共通のチャ
ンネル上を同時に送信できる。
【０００４】ＳＴＭ−４フレームを形成するために、４
つのＳＴＭ−１フレームの２３４９バイトのペイロード
はアライメントされ、ＳＴＭ−４フレームのペイロード
にマルチプレクスされる。同様にして、１６個のＳＴＭ
−１フレームのペイロードあるいは４個のＳＴＭ−４フ
レームあるいはそれらの等価物がアライメントされ、同
期転送モジュールレベル１６フレーム（ＳＴＭ−１６フ
レーム）にマルチプレクスされる。同期転送モジュール
の一般的記述はＣＣＩＴＴリコメンデーションＧ．７０
８セクション２．２．７−４．２．３ページ１１３−１
１７（１９８９）に見つけられる。しかしながら、ＳＴ
Ｍ−１フレームの生成は同時には起きず、従ってフレー
ムのアライメントのある態様が４つのＳＴＭ−１フレー
ムをＳＴＭ−４フレームに、あるいは１６個のＳＴＭ−
１フレームをＳＴＭ−１６フレームに変換するために要
求される。
つのＳＴＭ−１フレームの２３４９バイトのペイロード
はアライメントされ、ＳＴＭ−４フレームのペイロード
にマルチプレクスされる。同様にして、１６個のＳＴＭ
−１フレームのペイロードあるいは４個のＳＴＭ−４フ
レームあるいはそれらの等価物がアライメントされ、同
期転送モジュールレベル１６フレーム（ＳＴＭ−１６フ
レーム）にマルチプレクスされる。同期転送モジュール
の一般的記述はＣＣＩＴＴリコメンデーションＧ．７０
８セクション２．２．７−４．２．３ページ１１３−１
１７（１９８９）に見つけられる。しかしながら、ＳＴ
Ｍ−１フレームの生成は同時には起きず、従ってフレー
ムのアライメントのある態様が４つのＳＴＭ−１フレー
ムをＳＴＭ−４フレームに、あるいは１６個のＳＴＭ−
１フレームをＳＴＭ−１６フレームに変換するために要
求される。
【０００５】加えて、マルチプレクサで情報信号をイン
ターリーブする動作の適当なタイミングを維持するため
の種々の方法があり、それはフレームアライメント回路
の処理の際に考慮されなければならない。ある従来技術
の方法では、基準信号の各々が同期してマルチプレクサ
回路に供給されるようにシステムワイド同期タイミング
クロックが利用される。この技術の欠点は、異なる情報
源の同期を維持するために通信オーバーヘッドと複雑な
ハードウェアが必要なことである。更に、この方法は、
情報源が、自由にランしていて容易に同期がとれない、
ＳＤＨシステムのような情報システムには適用できない
ことである。
ターリーブする動作の適当なタイミングを維持するため
の種々の方法があり、それはフレームアライメント回路
の処理の際に考慮されなければならない。ある従来技術
の方法では、基準信号の各々が同期してマルチプレクサ
回路に供給されるようにシステムワイド同期タイミング
クロックが利用される。この技術の欠点は、異なる情報
源の同期を維持するために通信オーバーヘッドと複雑な
ハードウェアが必要なことである。更に、この方法は、
情報源が、自由にランしていて容易に同期がとれない、
ＳＤＨシステムのような情報システムには適用できない
ことである。
【０００６】マルチプレクサにタイミング基準を提供す
る他の方法では、同期マルチプレクスのためのタイミン
グ基準を提供するために特定の情報源からの特定の情報
ストリームが利用される。しかしながら、この技術に
は、タイミング信号を発生するために使用される情報ス
トリームが失われ、あるいは割り込みがなされるとマル
チプレクサが通常のように動作することができないとい
う欠点がある。
る他の方法では、同期マルチプレクスのためのタイミン
グ基準を提供するために特定の情報源からの特定の情報
ストリームが利用される。しかしながら、この技術に
は、タイミング信号を発生するために使用される情報ス
トリームが失われ、あるいは割り込みがなされるとマル
チプレクサが通常のように動作することができないとい
う欠点がある。
【０００７】従って、特定の情報源により生成される情
報に基づいてタイミングクロック信号を発生することな
く、あるいはシステム同期タイミングクロックを利用す
ることなく、情報パケットあるいは多数の情報フレーム
をアライメントするための回路は有用性がある。
報に基づいてタイミングクロック信号を発生することな
く、あるいはシステム同期タイミングクロックを利用す
ることなく、情報パケットあるいは多数の情報フレーム
をアライメントするための回路は有用性がある。
【０００８】
【発明の概要】本発明の目的は、固定数の自由に動作
（run）している情報源からの情報パケットあるいはフ
レームをアライメントする回路を提供することにある。
本発明の他の目的は、情報が同期的に回路に提供される
必要のない、あるいは特定の情報源から生成された情報
ストリームに基づく基準タイミング信号によらない情報
フレームアライメント回路を提供することである。本発
明の更に他の目的は、オーバーヘッド動作の量が最小
で、１５５．５２Ｍビット／秒のオーダのデータ速度で
情報フレームを使用するのに適する低コストフレームア
ライメント回路を提供することである。本発明は、固定
数の自由にランする源から受信されるデジタル情報パケ
ットをアライメントするフレームアライメント回路を提
供する。ここで、情報パケットの各々は共通のデータレ
ートを持つ。フレームアライメント回路は情報源の各々
に対してストレッチ回路と可変遅延回路を利用する。単
一遅延制御回路は、ストレッチ回路の各々により生成さ
れる信号を受信して特定の時間間隔各情報パケットを遅
延させてアライメントされた情報パケットを生成するよ
うに可変遅延回路の各々を制御する。
（run）している情報源からの情報パケットあるいはフ
レームをアライメントする回路を提供することにある。
本発明の他の目的は、情報が同期的に回路に提供される
必要のない、あるいは特定の情報源から生成された情報
ストリームに基づく基準タイミング信号によらない情報
フレームアライメント回路を提供することである。本発
明の更に他の目的は、オーバーヘッド動作の量が最小
で、１５５．５２Ｍビット／秒のオーダのデータ速度で
情報フレームを使用するのに適する低コストフレームア
ライメント回路を提供することである。本発明は、固定
数の自由にランする源から受信されるデジタル情報パケ
ットをアライメントするフレームアライメント回路を提
供する。ここで、情報パケットの各々は共通のデータレ
ートを持つ。フレームアライメント回路は情報源の各々
に対してストレッチ回路と可変遅延回路を利用する。単
一遅延制御回路は、ストレッチ回路の各々により生成さ
れる信号を受信して特定の時間間隔各情報パケットを遅
延させてアライメントされた情報パケットを生成するよ
うに可変遅延回路の各々を制御する。
【０００９】本発明の長所は、最大開始時間変化間隔内
に類似の複数の情報源から受信された複数の情報パケッ
ト信号を同時にアライメントする能力である。他の長所
は、容易に利用可能な棚構成物無しで廉価に構成できる
ことである。
に類似の複数の情報源から受信された複数の情報パケッ
ト信号を同時にアライメントする能力である。他の長所
は、容易に利用可能な棚構成物無しで廉価に構成できる
ことである。
【００１０】
【詳細な記述】本発明によるフレームアライナ１０を利
用するシステム１が図１に示されている。ｎ個（固定
数）の自由にランしている情報源２０が対応する情報パ
ケット信号Ｆ1 −Ｆn を提供する。情報パケット信号Ｆ
1 −Ｆn の各々はデジタル情報フレームあるいはパケッ
トを含む。フレームアライナ１０は情報パケット信号Ｆ
1−Ｆn の各々をアライメントし、アライメントされた
情報パケット信号ＦＡ1 −ＦＡn を生成するように、特
定時間間隔だけ信号Ｆ1 −Ｆn 内の受信された情報パケ
ットの各々を遅延させる。アライメントされたフレーム
信号ＦＡ1 −ＦＡnはマルチプレクサ３０に提供され、
それはそれらを単一の信号Ｙにマルチプレクスする。情
報源２０により生成された情報パケット信号Ｆ1 −Ｆn
は実質的に同じデータレートを持つが、互いに関しては
必ずしも同期していない。情報フレームはＳＤＨシステ
ム内で利用されるＳＴＭ−１フレームであってもよい。
用するシステム１が図１に示されている。ｎ個（固定
数）の自由にランしている情報源２０が対応する情報パ
ケット信号Ｆ1 −Ｆn を提供する。情報パケット信号Ｆ
1 −Ｆn の各々はデジタル情報フレームあるいはパケッ
トを含む。フレームアライナ１０は情報パケット信号Ｆ
1−Ｆn の各々をアライメントし、アライメントされた
情報パケット信号ＦＡ1 −ＦＡn を生成するように、特
定時間間隔だけ信号Ｆ1 −Ｆn 内の受信された情報パケ
ットの各々を遅延させる。アライメントされたフレーム
信号ＦＡ1 −ＦＡnはマルチプレクサ３０に提供され、
それはそれらを単一の信号Ｙにマルチプレクスする。情
報源２０により生成された情報パケット信号Ｆ1 −Ｆn
は実質的に同じデータレートを持つが、互いに関しては
必ずしも同期していない。情報フレームはＳＤＨシステ
ム内で利用されるＳＴＭ−１フレームであってもよい。
【００１１】本発明による適切なフレームアライナ１０
が図２に示される。図２のフレームアライナは、図１の
情報源２０のような４つの情報源から受信した情報パケ
ット信号Ｆ1 −Ｆn をアライメントするように描かれて
いる。フレームアライナ１０は、最大開始時間変化間隔
内に受信された情報パケット信号Ｆ1 −Ｆn 内に含まれ
る情報パケットをアライメントする。換言すれば、フレ
ームアライナ１０は、最初に受信された情報パケットの
開始に続いて、最大開始時間変化間隔内にその開始点が
受信される情報パケットをアライメントする。加えて、
４つの情報パケット信号Ｆ1 −Ｆn を処理するフレーム
アライナ１０の図２の描画ははっきりと描き図示のため
だけに簡素化されている。本発明はまたより多くのある
いはより少ない情報パケット信号をアライメントするた
めに使用可能である。
が図２に示される。図２のフレームアライナは、図１の
情報源２０のような４つの情報源から受信した情報パケ
ット信号Ｆ1 −Ｆn をアライメントするように描かれて
いる。フレームアライナ１０は、最大開始時間変化間隔
内に受信された情報パケット信号Ｆ1 −Ｆn 内に含まれ
る情報パケットをアライメントする。換言すれば、フレ
ームアライナ１０は、最初に受信された情報パケットの
開始に続いて、最大開始時間変化間隔内にその開始点が
受信される情報パケットをアライメントする。加えて、
４つの情報パケット信号Ｆ1 −Ｆn を処理するフレーム
アライナ１０の図２の描画ははっきりと描き図示のため
だけに簡素化されている。本発明はまたより多くのある
いはより少ない情報パケット信号をアライメントするた
めに使用可能である。
【００１２】図２を参照すると、情報パケット信号Ｆ1
−Ｆn の各々が対応するフレーム検出器１１０と可変遅
延回路１２０に供給されている。フレーム検出器１１０
は、情報パケットの開始を示す開始ワードの受信を感知
して開始信号Ｐ1 −Ｐ4 の内の対応するものを発生し、
それは対応するストレッチ回路１３０に供給される。開
始信号Ｐ1 −Ｐ4 の受信時に、ストレッチ回路１３０の
各々はストレッチ信号Ｓ1 −Ｓ4 の内の対応するものを
発生し、それは同期信号発生器１４０に供給される。同
期信号発生器１４０は出力信号ＳＧ０を発生し、それは
マスター同期信号発生器１５０に供給される。マスター
同期信号発生器１５０は２つの信号、即ちマスター同期
信号ＭＳＰと停止パルスＳＴＯＰを発生する。停止パル
スＳＴＯＰは遅延制御回路１６０の各々に提供される。
遅延制御回路１６０はまた対応するフレーム検出器１１
０から開始信号を受信する。遅延制御回路１６０は制御
ライン１７０により可変遅延回路１２０の各々に接続さ
れている。
−Ｆn の各々が対応するフレーム検出器１１０と可変遅
延回路１２０に供給されている。フレーム検出器１１０
は、情報パケットの開始を示す開始ワードの受信を感知
して開始信号Ｐ1 −Ｐ4 の内の対応するものを発生し、
それは対応するストレッチ回路１３０に供給される。開
始信号Ｐ1 −Ｐ4 の受信時に、ストレッチ回路１３０の
各々はストレッチ信号Ｓ1 −Ｓ4 の内の対応するものを
発生し、それは同期信号発生器１４０に供給される。同
期信号発生器１４０は出力信号ＳＧ０を発生し、それは
マスター同期信号発生器１５０に供給される。マスター
同期信号発生器１５０は２つの信号、即ちマスター同期
信号ＭＳＰと停止パルスＳＴＯＰを発生する。停止パル
スＳＴＯＰは遅延制御回路１６０の各々に提供される。
遅延制御回路１６０はまた対応するフレーム検出器１１
０から開始信号を受信する。遅延制御回路１６０は制御
ライン１７０により可変遅延回路１２０の各々に接続さ
れている。
【００１３】可変遅延回路１２０の各々は特定の時間間
隔だけ情報パケット信号Ｆ1 −Ｆ4の内の対応するもの
を遅延させてアライメントされた情報パケット信号ＦＡ
1 −ＦＡ4 を生成する。可変遅延回路１２０の各々に対
する対応する遅延期間は遅延制御回路１６０により決定
され、制御ライン１７０を介して遅延信号Ｄ1 −Ｄ4と
して可変遅延回路１２０に送信される。加えて、タイミ
ング基準クロック信号ＣＬＯＣＫはフレーム検出器１１
０、可変遅延回路１２０、及びストレッチ回路１３０に
供給される。クロック信号ＣＬＯＣＫの周波数は情報パ
ケット信号Ｆ1 −Ｆ4 のデータレートと実質的に同一で
ある。
隔だけ情報パケット信号Ｆ1 −Ｆ4の内の対応するもの
を遅延させてアライメントされた情報パケット信号ＦＡ
1 −ＦＡ4 を生成する。可変遅延回路１２０の各々に対
する対応する遅延期間は遅延制御回路１６０により決定
され、制御ライン１７０を介して遅延信号Ｄ1 −Ｄ4と
して可変遅延回路１２０に送信される。加えて、タイミ
ング基準クロック信号ＣＬＯＣＫはフレーム検出器１１
０、可変遅延回路１２０、及びストレッチ回路１３０に
供給される。クロック信号ＣＬＯＣＫの周波数は情報パ
ケット信号Ｆ1 −Ｆ4 のデータレートと実質的に同一で
ある。
【００１４】図２のフレームアライナは信号Ｆ1 −Ｆ4
として受信された情報パケットをアライメントする。フ
レームアライナ１０は特定最大開始時間変化間隔内に受
信されたどんな長さの情報パケットもアライメントす
る。動作では、フレーム検出器１１０による情報パケッ
ト信号Ｆ1 −Ｆ4 内の開始ワードの検出により開始信号
Ｐ1 −Ｐ4 が生成される。ストレッチ回路１３０は開始
信号Ｐ1 −Ｐ4 の受信に応答してストレッチ信号Ｓ1 −
Ｓ4 を生成する。また、開始信号Ｐ1 −Ｐ4 により遅延
制御回路１６０は可変遅延回路１２０に向かわされ、遅
延シーケンスが開始する。
として受信された情報パケットをアライメントする。フ
レームアライナ１０は特定最大開始時間変化間隔内に受
信されたどんな長さの情報パケットもアライメントす
る。動作では、フレーム検出器１１０による情報パケッ
ト信号Ｆ1 −Ｆ4 内の開始ワードの検出により開始信号
Ｐ1 −Ｐ4 が生成される。ストレッチ回路１３０は開始
信号Ｐ1 −Ｐ4 の受信に応答してストレッチ信号Ｓ1 −
Ｓ4 を生成する。また、開始信号Ｐ1 −Ｐ4 により遅延
制御回路１６０は可変遅延回路１２０に向かわされ、遅
延シーケンスが開始する。
【００１５】ストレッチ信号Ｓ1 −Ｓ4 、それらは最大
開始時間変化間隔に期間的に実質的に等価であり、それ
らにより、同期パルス発生器１４０は信号ＳＧ０を発生
する。信号ＳＧ０はストレッチ信号Ｓ1 −Ｓ4 の内の最
後に受信されたものの完了時と実質的に同じ時間に終わ
る。信号ＳＧ０の完了時に、マスター同期信号発生器１
５０は停止パルスＳＴＯＰを発生する。停止パルスＳＴ
ＯＰにより遅延制御回路１６０は可変遅延回路１２０に
向かい、停止パルスＳＴＯＰの受信まで遅延シーケンス
の開始の間の時間差として遅延間隔を設定する。遅延さ
れた情報パケット信号ＦＡ1 −ＦＡ4 の各々は、信号Ｆ
Ａ1 −ＦＡ4 が互いにアライメントされるように、対応
する情報パケット信号Ｆ1 −Ｆ4 に関して特定の関連す
る遅延を持つ。
開始時間変化間隔に期間的に実質的に等価であり、それ
らにより、同期パルス発生器１４０は信号ＳＧ０を発生
する。信号ＳＧ０はストレッチ信号Ｓ1 −Ｓ4 の内の最
後に受信されたものの完了時と実質的に同じ時間に終わ
る。信号ＳＧ０の完了時に、マスター同期信号発生器１
５０は停止パルスＳＴＯＰを発生する。停止パルスＳＴ
ＯＰにより遅延制御回路１６０は可変遅延回路１２０に
向かい、停止パルスＳＴＯＰの受信まで遅延シーケンス
の開始の間の時間差として遅延間隔を設定する。遅延さ
れた情報パケット信号ＦＡ1 −ＦＡ4 の各々は、信号Ｆ
Ａ1 −ＦＡ4 が互いにアライメントされるように、対応
する情報パケット信号Ｆ1 −Ｆ4 に関して特定の関連す
る遅延を持つ。
【００１６】図３は、クロック信号ＣＬＯＣＫの１２ク
ロックサイクルの最大開始時間変化間隔を有する図２の
フレームアライナ１０の動作を示すタイミング信号図２
００である。図３のアライメント最大開始時間変化間隔
の１２クロックサイクルの選択は図示のためだけであ
る。フレームアライナ１０はより多いあるいはより少な
い開始時間変化を処理する信号をアライメントするよう
に使用することができる。
ロックサイクルの最大開始時間変化間隔を有する図２の
フレームアライナ１０の動作を示すタイミング信号図２
００である。図３のアライメント最大開始時間変化間隔
の１２クロックサイクルの選択は図示のためだけであ
る。フレームアライナ１０はより多いあるいはより少な
い開始時間変化を処理する信号をアライメントするよう
に使用することができる。
【００１７】図３において、図２のクロック信号ＣＬＯ
ＣＫは番号１−３０の各サイクルの波形２０５としてそ
れぞれ示される。図３に示され、図３のクロック信号波
形２０５のような図８のタイミング図８００で示される
デジタル信号がはっきりと示しまた表示の容易さのため
だけに完全な矩形波として描かれている。そのような信
号は完全な矩形波ではなく、関連する立ち上がり時間と
立ち下がり時間を有すると言うことは当業者には容易に
理解できよう。
ＣＫは番号１−３０の各サイクルの波形２０５としてそ
れぞれ示される。図３に示され、図３のクロック信号波
形２０５のような図８のタイミング図８００で示される
デジタル信号がはっきりと示しまた表示の容易さのため
だけに完全な矩形波として描かれている。そのような信
号は完全な矩形波ではなく、関連する立ち上がり時間と
立ち下がり時間を有すると言うことは当業者には容易に
理解できよう。
【００１８】フレームアライナ１０により受信される情
報パケット信号Ｆ1 −Ｆ4 は図３に信号２１０−２４０
として示される。情報パケット信号Ｆ1 −Ｆ4 ２１０−
２４０は平行線波形２１０−２４０により表される論理
１と０のシーケンスを含む。情報パケット信号Ｆ1 −Ｆ
4 内の実際のデータシーケンスはフレームアライナ１０
の動作にとっては重要ではない。そのフレームアライナ
は図２のフレームアライメントされた情報パケット信号
ＦＡ1 −ＦＡ4 を作成するように特定の時間間隔だけ各
信号を遅延させるように動作する。
報パケット信号Ｆ1 −Ｆ4 は図３に信号２１０−２４０
として示される。情報パケット信号Ｆ1 −Ｆ4 ２１０−
２４０は平行線波形２１０−２４０により表される論理
１と０のシーケンスを含む。情報パケット信号Ｆ1 −Ｆ
4 内の実際のデータシーケンスはフレームアライナ１０
の動作にとっては重要ではない。そのフレームアライナ
は図２のフレームアライメントされた情報パケット信号
ＦＡ1 −ＦＡ4 を作成するように特定の時間間隔だけ各
信号を遅延させるように動作する。
【００１９】更に、情報パケット信号内の情報パケット
の開始は関連する開始ワードの受信に続く。図３の各情
報パケットの開始は交点２４５のような交点により表さ
れる。図３において、情報パケット信号Ｆ1 −Ｆ4 ２１
０−２４０内の情報パケットの開始は時間２４１、２４
２、２４３、及び２４４でそれぞれ起きる。
の開始は関連する開始ワードの受信に続く。図３の各情
報パケットの開始は交点２４５のような交点により表さ
れる。図３において、情報パケット信号Ｆ1 −Ｆ4 ２１
０−２４０内の情報パケットの開始は時間２４１、２４
２、２４３、及び２４４でそれぞれ起きる。
【００２０】情報パケット信号Ｆ1 −Ｆ4 ２１０−２４
０内の情報パケットがフレームアライナ１０により受信
されるとき、図２の対応するフレーム検出器１１０は、
開始ワードを検出し、図３に開始信号波形２５０−２８
０により示されるように対応する開始信号Ｐ1 −Ｐ4 を
実質的に同時に発生する。開始信号波形２５０−２８０
は、対応する情報パケットの受信を示すために時間２４
１、２４２、２４３、及び２４４に信号の立ち上がりエ
ッジを持つ。
０内の情報パケットがフレームアライナ１０により受信
されるとき、図２の対応するフレーム検出器１１０は、
開始ワードを検出し、図３に開始信号波形２５０−２８
０により示されるように対応する開始信号Ｐ1 −Ｐ4 を
実質的に同時に発生する。開始信号波形２５０−２８０
は、対応する情報パケットの受信を示すために時間２４
１、２４２、２４３、及び２４４に信号の立ち上がりエ
ッジを持つ。
【００２１】開始信号２５０−２８０により遅延制御回
路１６０は対応する可変遅延回路１２０が遅延シーケン
スを開始するように制御する。遅延制御回路１２０は、
更なる指示が遅延制御回路１６０から受信されるまで、
受信された情報パケットの各々を順番に格納する。ま
た、開始信号２５０−２８０は対応するストレッチ回路
１３０により受信される。開始信号２５０−２８０の受
信に応答して、ストレッチ回路１３０は波形２９０−３
２０により示されるような対応するストレッチ信号Ｓ1
−Ｓ4 を発生する。
路１６０は対応する可変遅延回路１２０が遅延シーケン
スを開始するように制御する。遅延制御回路１２０は、
更なる指示が遅延制御回路１６０から受信されるまで、
受信された情報パケットの各々を順番に格納する。ま
た、開始信号２５０−２８０は対応するストレッチ回路
１３０により受信される。開始信号２５０−２８０の受
信に応答して、ストレッチ回路１３０は波形２９０−３
２０により示されるような対応するストレッチ信号Ｓ1
−Ｓ4 を発生する。
【００２２】発生されたストレッチ信号Ｓ1 −Ｓ4 ２９
０−３２０は特定フレームアライナ１０のための最大開
示時間変化間隔に等価の持続期間をもつ信号である。上
記のように、タイミング図２００により表されるフレー
ムアライナ１０のための最大開始時間変化間隔はクロッ
ク信号ＣＬＯＣＫ２０５の１２クロックサイクルであ
る。このようにして、ストレッチ信号波形２９０−３２
０の各々は１２サイクルの持続期間を有する。例えば、
ストレッチ信号Ｓ1 に対応するストレッチ信号波形２９
０は、時間２４１で即ちクロックサイクル番号５で始ま
り、１２クロックサイクル後の時間２４６で、即ちクロ
ックサイクル番号１７で終わる。同様に、ストレッチパ
ルス波形３００、３１０、３２０は、クロックサイクル
番号９、７、１５でそれぞれ始まり、１２クロックサイ
クル後のクロック番号２１、１９、２７でそれぞれ終わ
る。
０−３２０は特定フレームアライナ１０のための最大開
示時間変化間隔に等価の持続期間をもつ信号である。上
記のように、タイミング図２００により表されるフレー
ムアライナ１０のための最大開始時間変化間隔はクロッ
ク信号ＣＬＯＣＫ２０５の１２クロックサイクルであ
る。このようにして、ストレッチ信号波形２９０−３２
０の各々は１２サイクルの持続期間を有する。例えば、
ストレッチ信号Ｓ1 に対応するストレッチ信号波形２９
０は、時間２４１で即ちクロックサイクル番号５で始ま
り、１２クロックサイクル後の時間２４６で、即ちクロ
ックサイクル番号１７で終わる。同様に、ストレッチパ
ルス波形３００、３１０、３２０は、クロックサイクル
番号９、７、１５でそれぞれ始まり、１２クロックサイ
クル後のクロック番号２１、１９、２７でそれぞれ終わ
る。
【００２３】ストレッチ信号Ｓ1 −Ｓ4 ２９０−３２０
は、同期信号発生器１４０に供給され、それは受信され
たストレッチ信号Ｓ1 −Ｓ4 ２９０−３２０のブール代
数論理ＯＲに基づいて信号ＳＧ０を発生する。信号ＳＧ
０は図３に波形３３０として示されており、第一の受信
ストレッチ信号Ｓ1 ２９０の開始時間である時間２４１
で始まり、時間３３１で生じる最後の受信ストレッチ信
号Ｓ4 ３２０の立ち下がりエッジで終わる信号である。
このようにして、同期信号発生器１４０に適切な回路は
４入力のＯＲゲートかあるいはそれの等価のものであ
る。
は、同期信号発生器１４０に供給され、それは受信され
たストレッチ信号Ｓ1 −Ｓ4 ２９０−３２０のブール代
数論理ＯＲに基づいて信号ＳＧ０を発生する。信号ＳＧ
０は図３に波形３３０として示されており、第一の受信
ストレッチ信号Ｓ1 ２９０の開始時間である時間２４１
で始まり、時間３３１で生じる最後の受信ストレッチ信
号Ｓ4 ３２０の立ち下がりエッジで終わる信号である。
このようにして、同期信号発生器１４０に適切な回路は
４入力のＯＲゲートかあるいはそれの等価のものであ
る。
【００２４】信号ＳＧ０はマスタ同期信号発生器１５０
に供給され、それは、図３に波形３４０として示される
停止パルスＳＴＯＰと図３に波形３５０として示される
信号ＭＳＰとを発生する。停止パルスＳＴＯＰと信号Ｍ
ＳＰは時間Ｔ３３１の信号ＳＧ０の立ち下がりエッジで
始まる。
に供給され、それは、図３に波形３４０として示される
停止パルスＳＴＯＰと図３に波形３５０として示される
信号ＭＳＰとを発生する。停止パルスＳＴＯＰと信号Ｍ
ＳＰは時間Ｔ３３１の信号ＳＧ０の立ち下がりエッジで
始まる。
【００２５】時間３３１での停止パルスＳＴＯＰの受信
時に、遅延制御回路１６０は可変遅延回路１２０に受信
情報パケット信号Ｆ1 −Ｆ4 ２１０−２４０に基づいて
フレームアライメント情報パケット信号Ｆ1 −Ｆ4 ３６
０の生成を開始するよう指示する。対応して、各可変遅
延制御回路１６０は情報パケット信号Ｆ1 −Ｆ4 ２１０
−２４０の初期受信と時間３３１との間の時間差に対応
する時間間隔だけ対応する受信情報パケット信号Ｆ1 −
Ｆ4 ２１０−２４０の各ビットを遅延させる。このよう
にして、情報パケット信号Ｆ1 ２１０は、２２クロック
サイクル分、即ち時間２４１で情報パケットの受信の開
始から時間３３１まで、即ちクロックサイクル番号５か
らクロックサイクル番号２７間での差分遅延させられ
る。同様に、情報パケット信号Ｆ2 −Ｆ4 ２２０、２３
０、２４０は、１８、２０、１２クロックサイクル分、
即ち時間２４２と３３１の時間差、時間２４３と３３１
の時間差、及び時間２４４と３３１の時間差分それぞれ
遅延させられる。
時に、遅延制御回路１６０は可変遅延回路１２０に受信
情報パケット信号Ｆ1 −Ｆ4 ２１０−２４０に基づいて
フレームアライメント情報パケット信号Ｆ1 −Ｆ4 ３６
０の生成を開始するよう指示する。対応して、各可変遅
延制御回路１６０は情報パケット信号Ｆ1 −Ｆ4 ２１０
−２４０の初期受信と時間３３１との間の時間差に対応
する時間間隔だけ対応する受信情報パケット信号Ｆ1 −
Ｆ4 ２１０−２４０の各ビットを遅延させる。このよう
にして、情報パケット信号Ｆ1 ２１０は、２２クロック
サイクル分、即ち時間２４１で情報パケットの受信の開
始から時間３３１まで、即ちクロックサイクル番号５か
らクロックサイクル番号２７間での差分遅延させられ
る。同様に、情報パケット信号Ｆ2 −Ｆ4 ２２０、２３
０、２４０は、１８、２０、１２クロックサイクル分、
即ち時間２４２と３３１の時間差、時間２４３と３３１
の時間差、及び時間２４４と３３１の時間差分それぞれ
遅延させられる。
【００２６】適切な遅延制御回路１６０が図４に示され
る。図４の遅延制御回路１６０内には４つの同一の遅延
制御副回路４１０−４４０があり、各々の副回路は図２
の４つの情報パケット信号Ｆ1 −Ｆ4 の１つに対応す
る。遅延制御副回路４１０−４４０の各々は開始信号Ｐ
1 −Ｐ4 の対応するものと停止パルスＳＴＯＰを受信す
る。更に、遅延制御副回路４１０−４４０の各々は、対
応する開始信号Ｐ1 −Ｐ4 と停止パルスＳＴＯＰとの受
信の間の時間間隔にもとづいて遅延信号Ｄ1 −Ｄ4 の対
応する遅延信号を発生する。複数の情報パケット信号の
アライメントのための遅延制御回路は図４の遅延制御副
回路４１０−４４０のような対応する複数の遅延制御副
回路を用いて実行される。
る。図４の遅延制御回路１６０内には４つの同一の遅延
制御副回路４１０−４４０があり、各々の副回路は図２
の４つの情報パケット信号Ｆ1 −Ｆ4 の１つに対応す
る。遅延制御副回路４１０−４４０の各々は開始信号Ｐ
1 −Ｐ4 の対応するものと停止パルスＳＴＯＰを受信す
る。更に、遅延制御副回路４１０−４４０の各々は、対
応する開始信号Ｐ1 −Ｐ4 と停止パルスＳＴＯＰとの受
信の間の時間間隔にもとづいて遅延信号Ｄ1 −Ｄ4 の対
応する遅延信号を発生する。複数の情報パケット信号の
アライメントのための遅延制御回路は図４の遅延制御副
回路４１０−４４０のような対応する複数の遅延制御副
回路を用いて実行される。
【００２７】情報パケット信号Ｆ1 への動作のための適
切な遅延制御副回路４１０と対応する可変遅延回路１２
０の構成が図５に示される。遅延制御副回路４１０は、
そのリセット／スタート入力５１１に開始信号Ｐ1 をま
たそのストップ入力５１２に停止パルスＳＴＯＰを受信
するジョンソンあるいはバイナリカウンタ５１０を含
む。カウンタ５１０はライン５２０にバイナリー出力カ
ウントあるいは数を発生する。また、カウンタ５１０の
クロック入力はクロック信号ＣＬＯＣＫを受信する。
切な遅延制御副回路４１０と対応する可変遅延回路１２
０の構成が図５に示される。遅延制御副回路４１０は、
そのリセット／スタート入力５１１に開始信号Ｐ1 をま
たそのストップ入力５１２に停止パルスＳＴＯＰを受信
するジョンソンあるいはバイナリカウンタ５１０を含
む。カウンタ５１０はライン５２０にバイナリー出力カ
ウントあるいは数を発生する。また、カウンタ５１０の
クロック入力はクロック信号ＣＬＯＣＫを受信する。
【００２８】出力カウントライン５２０はデコーダ５３
０の入力５３１に接続されている。デコーダ５３０は遅
延信号Ｄ1 を出力ライン５４０上に送信し、それは遅延
制御回路１４０に接続されている。デコーダ５３０は出
力ライン５４０の特定のデコーダ出力ラインを主張する
ことにより動作し、それらはデコーダ入力５３１に供給
されるバイナリー数に対応する。デコーダ５３０は、図
５に示され、はっきりと示し容易に説明するためだけに
３入力５３１と８出力ライン５４０を持つように示され
ている。より多くのあるいはより少ない数の入力と出力
が本発明による回路で使用できる。
０の入力５３１に接続されている。デコーダ５３０は遅
延信号Ｄ1 を出力ライン５４０上に送信し、それは遅延
制御回路１４０に接続されている。デコーダ５３０は出
力ライン５４０の特定のデコーダ出力ラインを主張する
ことにより動作し、それらはデコーダ入力５３１に供給
されるバイナリー数に対応する。デコーダ５３０は、図
５に示され、はっきりと示し容易に説明するためだけに
３入力５３１と８出力ライン５４０を持つように示され
ている。より多くのあるいはより少ない数の入力と出力
が本発明による回路で使用できる。
【００２９】デコーダ出力ライン５４０の数は少なくと
も２回最大開始時間変化間隔の遅延を生ずることができ
るように選択されるべきである。このようにして、図３
のタイミング信号図２００により特徴づけられるような
フレームアライナ１０は、クロック信号の１２クロック
サイクルの最大開始時間変化間隔を有し、２４クロック
サイクルの遅延を生じるようにデコーダ出力ライン５４
０の十分な数を要求する。このようして、各デコーダ出
力ラインが１クロックサイクルの遅延を生じることがで
きれば、５−３２のデコーダが利用できる。
も２回最大開始時間変化間隔の遅延を生ずることができ
るように選択されるべきである。このようにして、図３
のタイミング信号図２００により特徴づけられるような
フレームアライナ１０は、クロック信号の１２クロック
サイクルの最大開始時間変化間隔を有し、２４クロック
サイクルの遅延を生じるようにデコーダ出力ライン５４
０の十分な数を要求する。このようして、各デコーダ出
力ラインが１クロックサイクルの遅延を生じることがで
きれば、５−３２のデコーダが利用できる。
【００３０】図５の可変遅延回路１６０はＡＮＤゲート
５５０とＤ−タイプフリップフロップ５６０の一連のス
テージからなる。対応する情報パケット信号Ｆ1 がフリ
ップフロップ５６０の第一のフリップフロップの入力５
６２に供給される。各後続のフリップフロップの入力５
６２は前ステージのフリップフロップ５６０の出力５６
３に接続されている。また、クロック信号ＣＬＯＣＫは
タイミング基準のためのフリップフロップ５６０のクロ
ック入力５６４に供給されている。
５５０とＤ−タイプフリップフロップ５６０の一連のス
テージからなる。対応する情報パケット信号Ｆ1 がフリ
ップフロップ５６０の第一のフリップフロップの入力５
６２に供給される。各後続のフリップフロップの入力５
６２は前ステージのフリップフロップ５６０の出力５６
３に接続されている。また、クロック信号ＣＬＯＣＫは
タイミング基準のためのフリップフロップ５６０のクロ
ック入力５６４に供給されている。
【００３１】ＡＮＤゲート５５０の各々はデコーダ出力
ライン５４０の対応するものとフリップフロップ５６０
の対応する出力とに接続されている。また、ＡＮＤゲー
ト５５０の各々は信号を発生し、それは多入力ＯＲゲー
ト５７０に供給され、そのゲート５７０はアライメント
（された）情報パケット信号ＦＡ1 を発生する。最後の
遅延ステージフリップフロップ５６５の出力５６３は対
応するＡＮＤゲート５５０に接続されているにすぎな
い。
ライン５４０の対応するものとフリップフロップ５６０
の対応する出力とに接続されている。また、ＡＮＤゲー
ト５５０の各々は信号を発生し、それは多入力ＯＲゲー
ト５７０に供給され、そのゲート５７０はアライメント
（された）情報パケット信号ＦＡ1 を発生する。最後の
遅延ステージフリップフロップ５６５の出力５６３は対
応するＡＮＤゲート５５０に接続されているにすぎな
い。
【００３２】動作中において、カウンタ５１０は開始パ
ルスＰ1 の受信と停止パルスＳＴＯＰの間のクロックサ
イクル数に対応する出力ライン５２０上にバイナリカウ
ント信号を発生する。デコーダ５３０はその入力５３１
でのバイナリカウント信号に基づいてデコーダ出力ライ
ン５４０の内の１つを主張する。例えば、カウンタが開
始パルスＰ1 と停止パルスＳＴＯＰとの間に５クロック
サイクルをカウントするならば、バイナリ１０１は出力
カウントライン５２０上に提供され、それはデコーダ出
力ライン５４０の５番目の出力ライン５４５を論理１に
設定する。他のデコーダ出力ライン５４０は論理０状態
に維持される。
ルスＰ1 の受信と停止パルスＳＴＯＰの間のクロックサ
イクル数に対応する出力ライン５２０上にバイナリカウ
ント信号を発生する。デコーダ５３０はその入力５３１
でのバイナリカウント信号に基づいてデコーダ出力ライ
ン５４０の内の１つを主張する。例えば、カウンタが開
始パルスＰ1 と停止パルスＳＴＯＰとの間に５クロック
サイクルをカウントするならば、バイナリ１０１は出力
カウントライン５２０上に提供され、それはデコーダ出
力ライン５４０の５番目の出力ライン５４５を論理１に
設定する。他のデコーダ出力ライン５４０は論理０状態
に維持される。
【００３３】情報パケット信号Ｆ1 のビットは、クロッ
ク信号ＣＬＯＣＫの連続するクロックサイクルで可変遅
延回路１６０内のフリップフロップ５６０のステージを
介して順番にクロックに同期させられる。ＯＲゲート５
７０の出力に現れる信号ＦＡ1 のバイナリーデータは特
定遅延ステージにおけるＦ1 信号のバイナリーデータと
等価であり、そのステージは主張されたデコーダ出力ラ
インに接続されている。例えば、デコーダ出力ライン５
４５が主張されていれば、ＯＲゲート５７０により発生
されるバイナリーデータは５番目のフリップフロップ５
６８のデータであり、それは５つのクロックサイクルだ
け遅延された情報パケット信号Ｆ1 に対応する。
ク信号ＣＬＯＣＫの連続するクロックサイクルで可変遅
延回路１６０内のフリップフロップ５６０のステージを
介して順番にクロックに同期させられる。ＯＲゲート５
７０の出力に現れる信号ＦＡ1 のバイナリーデータは特
定遅延ステージにおけるＦ1 信号のバイナリーデータと
等価であり、そのステージは主張されたデコーダ出力ラ
インに接続されている。例えば、デコーダ出力ライン５
４５が主張されていれば、ＯＲゲート５７０により発生
されるバイナリーデータは５番目のフリップフロップ５
６８のデータであり、それは５つのクロックサイクルだ
け遅延された情報パケット信号Ｆ1 に対応する。
【００３４】このようにして、遅延制御副回路４１０と
可変遅延回路１６０は、開始パルスＰ1 と停止パルスＳ
ＴＯＰの間の時間間隔に対応して遅延された受信（され
た）情報パケット信号Ｆ1 に基づいてアライメント情報
パケット信号ＦＡ1 を生成する。このようにして、図２
に示される情報パケット信号Ｆ1 −Ｆ4 の各々は、対応
するアライメント情報パケット信号ＦＡ1 −ＦＡ4 を形
成するように特定の時間間隔だけ遅延されられる。
可変遅延回路１６０は、開始パルスＰ1 と停止パルスＳ
ＴＯＰの間の時間間隔に対応して遅延された受信（され
た）情報パケット信号Ｆ1 に基づいてアライメント情報
パケット信号ＦＡ1 を生成する。このようにして、図２
に示される情報パケット信号Ｆ1 −Ｆ4 の各々は、対応
するアライメント情報パケット信号ＦＡ1 −ＦＡ4 を形
成するように特定の時間間隔だけ遅延されられる。
【００３５】図２のフレームアライナ１０と同様だがモ
ジュラー演算可能なモジュラーフレームアライナ６００
が図６に示される。フレーム検出器１１０は開始信号Ｐ
1 −Ｐ4 を生成し、それらは対応するストレッチ回路１
３０と遅延制御回路１６０に供給される。ストレッチ回
路１３０はストレッチ信号Ｓ1 −Ｓ4 を生成し、可変遅
延制御回路１６０はアライメント情報パケット信号ＦＡ
1 −ＦＡ4 を生成する。クロック信号ＣＬＯＣＫはフレ
ーム検出器１１０、ストレッチ回路１２０、及び可変遅
延回路１２０に供給される。図６に述べられる構成物は
図２の対応物と実質的に同一であり、実質的に同じよう
に動作する。図２のフレームアライナと図６のモジュラ
ーフレームアライナ６００とは停止パルスＳＴＯＰを発
生する構成物が異なる。
ジュラー演算可能なモジュラーフレームアライナ６００
が図６に示される。フレーム検出器１１０は開始信号Ｐ
1 −Ｐ4 を生成し、それらは対応するストレッチ回路１
３０と遅延制御回路１６０に供給される。ストレッチ回
路１３０はストレッチ信号Ｓ1 −Ｓ4 を生成し、可変遅
延制御回路１６０はアライメント情報パケット信号ＦＡ
1 −ＦＡ4 を生成する。クロック信号ＣＬＯＣＫはフレ
ーム検出器１１０、ストレッチ回路１２０、及び可変遅
延回路１２０に供給される。図６に述べられる構成物は
図２の対応物と実質的に同一であり、実質的に同じよう
に動作する。図２のフレームアライナと図６のモジュラ
ーフレームアライナ６００とは停止パルスＳＴＯＰを発
生する構成物が異なる。
【００３６】図６を再び参照して、対応するストレッチ
回路１３０により生成されたストレッチ信号Ｓ1 −Ｓ4
は、モジュラー同期信号発生器６１０に供給される。信
号発生器６１０はまた、信号ＳＧ１、ＳＧ２及びＳＧ３
を受信し、それらは図６のモジュラーフレームアライナ
６００と同様な他のフレームアライナにより生成され
る。信号ＳＧ１、ＳＧ２及びＳＧ３は図７と８を参照し
て以下に説明する。
回路１３０により生成されたストレッチ信号Ｓ1 −Ｓ4
は、モジュラー同期信号発生器６１０に供給される。信
号発生器６１０はまた、信号ＳＧ１、ＳＧ２及びＳＧ３
を受信し、それらは図６のモジュラーフレームアライナ
６００と同様な他のフレームアライナにより生成され
る。信号ＳＧ１、ＳＧ２及びＳＧ３は図７と８を参照し
て以下に説明する。
【００３７】パルス発生器６１０は同期発生器パルス信
号ＳＧ０’を生成し、それは図２の信号ＳＧ０と実質的
に同一である。信号ＳＧ０’はマスター同期信号発生器
６２０に供給され、それは２つの信号、即ちパルスＭＳ
Ｐ’とマスター停止パルスＭＳＴＯＰとを生成する。
号ＳＧ０’を生成し、それは図２の信号ＳＧ０と実質的
に同一である。信号ＳＧ０’はマスター同期信号発生器
６２０に供給され、それは２つの信号、即ちパルスＭＳ
Ｐ’とマスター停止パルスＭＳＴＯＰとを生成する。
【００３８】パルスＭＳＴＯＰはマスター／スレーブス
イッチ６３０に供給され、それはまた入力停止パルス信
号ＩＮＳＴＯＰを受信する。スイッチ６３０はまた遅延
制御回路１６０とフレームアライナ出力６４０に接続さ
れている。マスター／スレーブスイッチ６３０は、図６
に示されるマスター位置と、あるいは図６の点線６３５
により示されるスレーブ位置との間で選択的に切り換え
可能である。マスター位置では、スイッチ６３０はパル
スＭＳＴＯＰを遅延制御回路１６０と出力６４０に提供
する。スレーブ位置では、スイッチは信号ＩＮＳＴＯＰ
を遅延制御回路１６０と出力６４０に提供する。信号Ｍ
ＳＰ’とＳＧ０’とはまたモジュラーフレームアライナ
６００の出力信号として提供される。
イッチ６３０に供給され、それはまた入力停止パルス信
号ＩＮＳＴＯＰを受信する。スイッチ６３０はまた遅延
制御回路１６０とフレームアライナ出力６４０に接続さ
れている。マスター／スレーブスイッチ６３０は、図６
に示されるマスター位置と、あるいは図６の点線６３５
により示されるスレーブ位置との間で選択的に切り換え
可能である。マスター位置では、スイッチ６３０はパル
スＭＳＴＯＰを遅延制御回路１６０と出力６４０に提供
する。スレーブ位置では、スイッチは信号ＩＮＳＴＯＰ
を遅延制御回路１６０と出力６４０に提供する。信号Ｍ
ＳＰ’とＳＧ０’とはまたモジュラーフレームアライナ
６００の出力信号として提供される。
【００３９】モジュラーフレームアライナ６００は、ス
イッチ６３０がマスター位置に設定されているときマス
ターアライナモードで動作し、スイッチ６３０がスレー
ブ位置に設定されているときスレーブアライナモードで
動作する。スイッチ６３０は電気的あるいは機械的に切
り換え可能である。
イッチ６３０がマスター位置に設定されているときマス
ターアライナモードで動作し、スイッチ６３０がスレー
ブ位置に設定されているときスレーブアライナモードで
動作する。スイッチ６３０は電気的あるいは機械的に切
り換え可能である。
【００４０】１６個の情報パケット信号Ｆ1 −Ｆ16をア
ライメント情報パケット信号ＦＡ1−ＦＡ16にアライメ
ントさせるための、図６のモジュラーフレームアライナ
６００のような４つのフレームアライナ７１０−７４０
を使用するフレームアライナ回路７００が図７に示され
る。図７で、フレームアライナ７１０のマスター／スレ
ーブスイッチはマスター位置に設定され、フレームアラ
イナ７２０−７４０のマスター／スレーブスイッチはス
レーブ位置に設定されている。フレームアライナ７１
０、７２０、７３０及び７４０は情報パケット信号Ｆ1
−Ｆ4 、Ｆ5 −Ｆ8 、Ｆ9 −Ｆ12及びＦ13−Ｆ16をそれ
ぞれ受信して、信号ＦＡ1 −ＦＡ4 、ＦＡ5 −ＦＡ8 、
ＦＡ9 −ＦＡ12及びＦＡ13−ＦＡ16をそれぞれ生成す
る。
ライメント情報パケット信号ＦＡ1−ＦＡ16にアライメ
ントさせるための、図６のモジュラーフレームアライナ
６００のような４つのフレームアライナ７１０−７４０
を使用するフレームアライナ回路７００が図７に示され
る。図７で、フレームアライナ７１０のマスター／スレ
ーブスイッチはマスター位置に設定され、フレームアラ
イナ７２０−７４０のマスター／スレーブスイッチはス
レーブ位置に設定されている。フレームアライナ７１
０、７２０、７３０及び７４０は情報パケット信号Ｆ1
−Ｆ4 、Ｆ5 −Ｆ8 、Ｆ9 −Ｆ12及びＦ13−Ｆ16をそれ
ぞれ受信して、信号ＦＡ1 −ＦＡ4 、ＦＡ5 −ＦＡ8 、
ＦＡ9 −ＦＡ12及びＦＡ13−ＦＡ16をそれぞれ生成す
る。
【００４１】フレームアライナ７２０−７４０により生
成される対応する信号ＳＧ０’はフレームアライナ７１
０のＳＧ１−ＳＧ３入力に接続される。フレームアライ
ナ７１０のマスター停止出力にあるパルスＭＳＴＯＰフ
レームアライナ７２０−７４０の信号ＩＮＳＴＯＰ入力
に供給される。フレームアライナ７１０のＩＮＳＴＯＰ
信号入力はグランドに接続されている。また、クロック
信号ＣＬＯＣＫはフレームアライナ７１０−７４０の各
々に供給されている。
成される対応する信号ＳＧ０’はフレームアライナ７１
０のＳＧ１−ＳＧ３入力に接続される。フレームアライ
ナ７１０のマスター停止出力にあるパルスＭＳＴＯＰフ
レームアライナ７２０−７４０の信号ＩＮＳＴＯＰ入力
に供給される。フレームアライナ７１０のＩＮＳＴＯＰ
信号入力はグランドに接続されている。また、クロック
信号ＣＬＯＣＫはフレームアライナ７１０−７４０の各
々に供給されている。
【００４２】動作において、各フレームアライナ７１０
−７４０はそれ自身の開始パルスを生成し、それは各遅
延制御回路に供給される。しかしながら、マスターフレ
ームアライナ７１０だけはマスター停止パルスＭＳＴＯ
Ｐを生成する。パルスＭＳＴＯＰはフレームアライナ７
１０の遅延制御回路１６０とフレームアライナ７２０−
７４０のＩＮＳＴＯＰ信号入力に供給される。フレーム
アライナ７２０−７４０のＩＮＳＴＯＰ信号入力の信号
はマスター／スレーブスイッチ６３０を介して遅延制御
回路１６０に供給される。マスター停止パルスＭＳＴＯ
Ｐの生成はモジュラーフレームアライナ７１０のストレ
ッチ信号Ｓ1 −Ｓ4 と３つのモジュラーフレームアライ
ナ７２０−７４０の同期発生器信号ＳＧ０’に基づいて
いる。
−７４０はそれ自身の開始パルスを生成し、それは各遅
延制御回路に供給される。しかしながら、マスターフレ
ームアライナ７１０だけはマスター停止パルスＭＳＴＯ
Ｐを生成する。パルスＭＳＴＯＰはフレームアライナ７
１０の遅延制御回路１６０とフレームアライナ７２０−
７４０のＩＮＳＴＯＰ信号入力に供給される。フレーム
アライナ７２０−７４０のＩＮＳＴＯＰ信号入力の信号
はマスター／スレーブスイッチ６３０を介して遅延制御
回路１６０に供給される。マスター停止パルスＭＳＴＯ
Ｐの生成はモジュラーフレームアライナ７１０のストレ
ッチ信号Ｓ1 −Ｓ4 と３つのモジュラーフレームアライ
ナ７２０−７４０の同期発生器信号ＳＧ０’に基づいて
いる。
【００４３】フレームアライナ７１０の遅延制御動作と
対応する信号の詳細が図８のタイミング図に示されてい
る。図３のタイミング図２００のそれらと実質的に同一
であるタイミング図８００内の波形は参照番号により識
別される。例えば、図３と８でクロック信号ＣＬＯＣＫ
を示す波形は参照番号２０５により識別される。
対応する信号の詳細が図８のタイミング図に示されてい
る。図３のタイミング図２００のそれらと実質的に同一
であるタイミング図８００内の波形は参照番号により識
別される。例えば、図３と８でクロック信号ＣＬＯＣＫ
を示す波形は参照番号２０５により識別される。
【００４４】図８を参照して、モジュラーフレームアラ
イナ７１０のフレーム検出器１１０により生成される開
始パルスＰ1 −Ｐ4 はそれぞれ時間８１０−８４０に生
じる。開始パルスＰ1 −Ｐ4 の受信に応答して、ストレ
ッチ回路１３０はストレッチ信号Ｓ1 −Ｓ4 を生成しそ
れらはまた波形２９０−３２０により示される時間８１
０−８４０に始まる。図８のタイミング図８００その動
作が描かれたモジュラーフレームアライナ７１０−７４
０は１２クロックサイクルの最大開始時間変化間隔を有
する。対応して、フレームアライナ７１０のためのスト
レッチ信号Ｓ1−Ｓ4 の持続期間は１２サイクルであ
る。
イナ７１０のフレーム検出器１１０により生成される開
始パルスＰ1 −Ｐ4 はそれぞれ時間８１０−８４０に生
じる。開始パルスＰ1 −Ｐ4 の受信に応答して、ストレ
ッチ回路１３０はストレッチ信号Ｓ1 −Ｓ4 を生成しそ
れらはまた波形２９０−３２０により示される時間８１
０−８４０に始まる。図８のタイミング図８００その動
作が描かれたモジュラーフレームアライナ７１０−７４
０は１２クロックサイクルの最大開始時間変化間隔を有
する。対応して、フレームアライナ７１０のためのスト
レッチ信号Ｓ1−Ｓ4 の持続期間は１２サイクルであ
る。
【００４５】マスターフレームアライナ７１０の入力Ｓ
Ｇ１−ＳＧ３の信号は、フレームアライナ７２０−７４
０により生成される対応する信号ＳＧ０’であり、波形
８５０−８７０によりそれぞれ表される。マスター同期
信号発生器６１０は、ストレッチパルスＳ1 −Ｓ4 ２９
０−３２０と入力ＳＧ１−ＳＧ３の信号８５０−８７０
とを論理ＯＲ演算により結合することにより波形８８０
により示されるように、マスターモジュラーフレームア
ライナ７１０の信号ＳＧ０’として生成する。
Ｇ１−ＳＧ３の信号は、フレームアライナ７２０−７４
０により生成される対応する信号ＳＧ０’であり、波形
８５０−８７０によりそれぞれ表される。マスター同期
信号発生器６１０は、ストレッチパルスＳ1 −Ｓ4 ２９
０−３２０と入力ＳＧ１−ＳＧ３の信号８５０−８７０
とを論理ＯＲ演算により結合することにより波形８８０
により示されるように、マスターモジュラーフレームア
ライナ７１０の信号ＳＧ０’として生成する。
【００４６】信号パルスＳＧ０’は信号Ｓ1 −Ｓ4 と入
力ＳＧ１−ＳＧ３の信号の内最も早く受信されあるいは
生成されたものの開始時間に対応する開始時間８９０を
持つ。最も早く受信された信号８７０はＳＧ３入力にお
ける。信号パルスＳＧ０’は信号Ｓ1 −Ｓ4 と入力ＳＧ
１−ＳＧ３の信号の内受信されあるいは生成されたもの
の最も遅く終わるときに終わる。最後に受信される信
号、それは信号ＳＧ２８６０だが、それの終わりは時間
９００で生じる。
力ＳＧ１−ＳＧ３の信号の内最も早く受信されあるいは
生成されたものの開始時間に対応する開始時間８９０を
持つ。最も早く受信された信号８７０はＳＧ３入力にお
ける。信号パルスＳＧ０’は信号Ｓ1 −Ｓ4 と入力ＳＧ
１−ＳＧ３の信号の内受信されあるいは生成されたもの
の最も遅く終わるときに終わる。最後に受信される信
号、それは信号ＳＧ２８６０だが、それの終わりは時間
９００で生じる。
【００４７】マスターフレームアライナ７１０は、時間
９００で信号ＳＧ０’８８０の終わりに、信号ＭＳＰ’
を、波形９２０として示されるように、マスター停止パ
ルスＭＳＴＯＰを、波形９１０として示されるように生
成する。時間９００でのモジュラーフレームアライナ７
１０−７４０の遅延制御回路１６０によるマスター停止
パルスＭＳＴＯＰ９１０の受信により、波形９３０によ
り示されるアライメント情報パケット信号ＦＡ1 −ＦＡ
16が生成される。このようにして、図６のモジュラーフ
レームアライナ６００は図７のアライメント回路７００
のようにアライメント回路内に構成されることができ、
多数の情報パケット信号を最小の内部構成部品でまた最
小の入出力ラインでアライメントすることができる。
９００で信号ＳＧ０’８８０の終わりに、信号ＭＳＰ’
を、波形９２０として示されるように、マスター停止パ
ルスＭＳＴＯＰを、波形９１０として示されるように生
成する。時間９００でのモジュラーフレームアライナ７
１０−７４０の遅延制御回路１６０によるマスター停止
パルスＭＳＴＯＰ９１０の受信により、波形９３０によ
り示されるアライメント情報パケット信号ＦＡ1 −ＦＡ
16が生成される。このようにして、図６のモジュラーフ
レームアライナ６００は図７のアライメント回路７００
のようにアライメント回路内に構成されることができ、
多数の情報パケット信号を最小の内部構成部品でまた最
小の入出力ラインでアライメントすることができる。
【００４８】他の実施例では、フレームアライメント回
路７００はマスター停止パルスＭＳＴＯＰを生成するた
めの組み合わせ論理回路あるいは外部処理ユニットを利
用する４つのスレーブフレームアライナ６００で実行さ
れてもよい。
路７００はマスター停止パルスＭＳＴＯＰを生成するた
めの組み合わせ論理回路あるいは外部処理ユニットを利
用する４つのスレーブフレームアライナ６００で実行さ
れてもよい。
【００４９】本発明のモジュラーフレームアライナは４
つの情報パケット信号を個別にアライメントすること
に、あるいは１６個の情報パケット信号をアライメント
して４つのグループで動作させることに制限されず、よ
り多くのあるいはより少ない数のそのような信号をアラ
イメントし、又はより多くのスレーブフレームアライナ
を利用してもよい。更に、本発明は情報パケット信号の
動作に制限されず、開始ワード、開始ビット、あるいは
他の開始指示器を採用するデジタル情報信号を含む。
つの情報パケット信号を個別にアライメントすること
に、あるいは１６個の情報パケット信号をアライメント
して４つのグループで動作させることに制限されず、よ
り多くのあるいはより少ない数のそのような信号をアラ
イメントし、又はより多くのスレーブフレームアライナ
を利用してもよい。更に、本発明は情報パケット信号の
動作に制限されず、開始ワード、開始ビット、あるいは
他の開始指示器を採用するデジタル情報信号を含む。
【図１】本発明によるフレームアライナを使用するマル
チプレクサシステムの概要図である。
チプレクサシステムの概要図である。
【図２】図１のフレームアライナの詳細な構成図であ
る。
る。
【図３】図２のフレームアライナに対応する信号タイミ
ング図である。
ング図である。
【図４】図２の遅延制御回路の詳細構成図である。
【図５】図４の遅延制御服会と図２の可変遅延回路の構
成の詳細構成図である。
成の詳細構成図である。
【図６】モジュラーフレームアライナの構成図である。
【図７】図６のモジュラーフレームアライナを採用する
モジュラーフレームアライナシステムの概要構成図であ
る。
モジュラーフレームアライナシステムの概要構成図であ
る。
【図８】図７のマスターフレームアライナに対応する信
号タイミング図である。
号タイミング図である。
１０： フレームアライナ １１０： フレーム検出器 １２０： 可変遅延回路 １３０： ストレッチ回路 １４０： 同期信号発生器 １５０： マスター同期信号発生器 １６０： 遅延制御回路 ４１０： 遅延制御副回路 ５１０： カウンタ １６０： 可変遅延回路 ７１０： フレームアライナ１マスター ７２０： フレームアライナ２スレーブ ７３０： フレームアライナ３スレーブ ７４０： フレームアライナ４スレーブ
Claims (20)
- 【請求項１】 最大開始時間変化間隔内に受信された複
数の情報パケット信号をアライメントするためのフレー
ムアライナであって、 該複数の情報パケットの各情報信号の開始を検出するフ
レーム検出器と、 該受信された情報パケット信号の各々を制御可能に遅延
させる可変遅延装置と、 共通の特定の持続期間を有する複数のストレッチ信号生
成するストレッチ信号発生器であって、各ストレッチ信
号は対応する情報パケット信号の開始の検出時に生成さ
れるストレッチ信号発生器と、 最初に生成されたストレッチ信号のときに始まり、最後
に生成されたストレッチ信号の終わりに終わる同期信号
を生成する同期信号発生器と、 該可変遅延回路を制御するための遅延制御装置とからな
り、 該遅延制御装置は該可変遅延装置を該対応する情報パケ
ット信号の開始と該同期信号の終わりとにより定義され
る時間間隔に基づいて対応する情報パケット信号の各々
を遅延させて、複数のアライメントされた情報パケット
信号を作成するように制御することを特徴とするフレー
ムアライナ。 - 【請求項２】 請求項１に記載のフレームアライナにお
いて、フレームアライナは特定の最大開始時間変化間隔
内に受信された情報パケット信号をアライメントするこ
とを特徴とするフレームアライナ。 - 【請求項３】 請求項２に記載のフレームアライナにお
いて、該ストレッチ信号の持続期間は最大開始時間変化
間隔より大きいか等しいことを特徴とするフレームアラ
イナ。 - 【請求項４】 請求項３に記載のフレームアライナにお
いて、該ストレッチ信号の持続期間は最大開始時間変化
間隔に等しいことを特徴とするフレームアライナ。 - 【請求項５】 請求項１に記載のフレームアライナにお
いて、該遅延制御装置は、複数のカウンタを具備し、各
カウンタは該対応する情報パケット信号の開始と該同期
信号の終わりとにより定義される時間間隔の間のクロッ
ク信号のクロックサイクルをカウントすることを特徴と
するフレームアライナ。 - 【請求項６】 請求項５に記載のフレームアライナにお
いて、該クロック信号の速度は該複数の情報パケット信
号の内の情報パケット信号のデータ速度と実質的に同一
であることを特徴とするフレームアライナ。 - 【請求項７】 請求項１に記載のフレームアライナにお
いて、該可変遅延回路は複数の選択可能遅延ステージか
らなり、該遅延ステージの１つの選択により特定の持続
期間の遅延が行われることを特徴とするフレームアライ
ナ。 - 【請求項８】 請求項７に記載のフレームアライナにお
いて、該遅延制御装置は更に複数のデコーダからなり、
各デコーダが、該カウンタにより生成される特定のカウ
ント信号が該可変遅延回路の対応する遅延ステージを選
択することにデコードされるように、対応するカウンタ
と対応する可変遅延回路内の該複数の遅延ステージに接
続されていることを特徴とするフレームアライナ。 - 【請求項９】 請求項７に記載のフレームアライナにお
いて、該アライメント情報パケット信号は該複数の遅延
ステージに対応する複数の入力を有するＯＲゲートの出
力で生成され、 各遅延ステージは、１入力と１出力を有するフリップフ
ロップと、及び２入力１出力のＡＮＤゲートとからな
り、該フリップフロップの該入力は前の遅延ステージの
該フリップフロップの該出力に順番に接続され、対応す
る情報信号は最初のステージのフリップフロップの該入
力に供給され、該フリップフロップの出力は該ＡＮＤゲ
ートの第１の入力に接続され、該デコーダは該ＡＮＤゲ
ートの第２の入力に接続され、該ＡＮＤゲートの該出力
は該ＯＲゲートの該複数の入力の内の１つに接続されて
いることを特徴とするフレームアライナ。 - 【請求項１０】 請求項７に記載のフレームアライナに
おいて、遅延ステージの数は該最大開始時間変化間隔の
少なくとも２倍の最大遅延を生成することが可能である
ことを特徴とするフレームアライナ。 - 【請求項１１】 請求項１に記載のフレームアライナに
おいて、情報パケット信号は同期転送モードレベル１フ
レームであることを特徴とするフレームアライナ。 - 【請求項１２】 請求項１に記載のフレームアライナに
おいて、該フレーム検出器は情報パケットの直前の開始
ワードを検出することを特徴とするフレームアライナ。 - 【請求項１３】 複数の情報パケットが最大開始時間変
化間隔内の種々の時間に受信され、複数の情報パケット
信号内で受信された受信情報パケットをアライメントす
るフレームアライナであって、 複数のフレーム検出器回路であって、各フレーム検出器
回路が対応する情報パケット信号を受信して該情報パケ
ットの開始の検出時に開始信号を発生する該複数のフレ
ーム検出器回路と、 複数のストレッチ回路であって、各ストレッチ回路が対
応するフレーム検出器から該開始信号を受信してストレ
ッチ信号を生成する複数のストレッチ回路と、 該ストレッチ信号を受信して該情報パケット信号の異な
る開始時間を示す対応する信号を生成する同期信号発生
器と、 該同期信号発生器から該信号を受信して対応する停止信
号を生成するマスター同期信号発生器と、 該複数のフレーム検出器からの該開始信号と該停止信号
とを受信して対応する複数の遅延信号を生成する遅延制
御回路と、 複数のフレームアライメント情報パケット信号を生成す
るための複数の可変遅延回路であって、各可変遅延回路
は該情報パケット信号の対応するものと該遅延信号とを
受信して該遅延信号に基づいて特定の時間の間該情報パ
ケット信号を遅延させて対応するアライメント情報パケ
ット信号を生成する該複数の可変遅延回路とからなるこ
とを特徴とするフレームアライナ。 - 【請求項１４】 複数の受信された情報パケット信号を
アライメントする方法であって、 情報パケット信号の各々の開始を検出する段階と、 最初に受信された情報パケット信号の検出された開始と
最後に受信された情報パケット信号の検出された開始と
の間の時間間隔に基づいて複数の遅延信号を生成する段
階であって、各遅延信号は対応する情報パケットの要求
された遅延に対応している複数の遅延信号を生成する段
階と、 該複数の遅延信号のうちの対応する遅延信号に基づいて
特定時間間隔の間各情報パケット信号を遅延させて受信
された情報パケット信号をアライメント段階とからなる
ことを特徴とする方法。 - 【請求項１５】 請求項１４に記載の方法において、該
複数の遅延信号を生成する段階は、 実質的に同一の持続期間の複数のストレッチ信号を生成
する段階であって、各ストレッチ信号は対応する情報パ
ケットの検出時に生成される複数のストレッチ信号を生
成する段階と、 最初に生成されたストレッチ信号の時間に始まり最後に
生成されたストレッチ信号の終わりに終わる同期信号を
生成する段階と、 対応する情報パケットの検出された開始と生成された同
期信号の終わりの間の時間間隔に基づいて該複数の遅延
信号の各々を生成する段階とからなることを特徴とする
方法。 - 【請求項１６】 最大開始時間間隔内に受信された複数
の情報パケット信号をアライメントするためのフレーム
アライナシステムであって、 マスターフレームアライナモジュールと、 該マスターフレームアライナモジュールに接続された少
なくとも１つのスレーブフレームアライナモジュールと
からなり、 該複数の情報パケット信号の異なる部分が、アライメン
ト情報パケット信号を作成するように、該マスターとス
レーブフレームアライナモジュールに供給されることを
特徴とするフレームアライナシステム。 - 【請求項１７】 請求項１６に記載のシステムにおい
て、該マスターフレームアライナモジュールは、 該複数の情報パケットの各情報信号の開始を検出するた
めのフレーム検出器と、 該受信された情報パケット信号の各々を制御可能に遅延
させるための可変遅延装置と、 共通の特定の持続期間を有する複数のストレッチ信号生
成するためのストレッチ信号発生器であって、各ストレ
ッチ信号が対応する情報パケット信号の開始の検出時に
生成されるストレッチ信号発生器と、 最初に生成されたストレッチ信号のときに始まり最後に
生成されたストレッチ信号の終わりに終わる同期信号を
生成するための同期信号発生器と、 該可変遅延回路を制御してマスター停止信号を生成する
ためのマスターモジュラー遅延制御装置とからなり、 該遅延制御装置は、該可変遅延装置が該対応する情報パ
ケット信号の開始と該同期信号と該関連するスレーブフ
レームアライナモジュールにより生成されたスレーブ同
期信号の終わりの最新のものとにより定義される時間間
隔だけ対応する情報パケット信号の各々を遅延させるよ
うに制御し、そして該マスター停止信号は該スレーブモ
ジュラーフレームアライナに供給されフレームアライメ
ント情報パケット信号の生成を制御することを特徴とす
るシステム。 - 【請求項１８】 請求項１６に記載のシステムにおい
て、該スレーブフレームアライナモジュールは、 該複数の情報パケットの各情報信号の開始を検出するフ
レーム検出器と、 該受信された情報パケット信号の各々を制御可能に遅延
させる可変遅延装置と、 共通の特定の持続期間を有する複数のストレッチ信号生
成するためのストレッチ信号発生器であって、各ストレ
ッチ信号が対応する情報パケット信号の開始の検出時に
生成されるストレッチ信号発生器と、 最初に生成されたストレッチ信号のときに始まり最後に
生成されたストレッチ信号の終わりに終わるスレーブ同
期信号を生成する同期信号発生器と、 該可変遅延回路を制御するためのスレーブモジュラー遅
延制御装置とからなり、 該スレーブモジュラー遅延制御装置は、該マスターフレ
ームアライナモジュールにより作成されるアライメント
された情報パケット信号のサブセットで対応する情報パ
ケット信号のサブセットをアライメントさせるように、
該可変遅延装置が、該対応する情報パケット信号の開始
と該マスターモジュールフレームアライナから受信され
るマスター停止信号とにより定義される時間間隔だけ対
応する情報パケット信号の各々を遅延させるように制御
することを特徴とするシステム。 - 【請求項１９】 外部生成停止信号を用いて受信情報信
号をアライメントさせるために他の同様なモジュールと
ともに使用するスレーブフレームアライナモジュールで
あって、 該複数の情報パケットの各情報信号の開始を検出するた
めのフレーム検出器と、 該受信された情報パケット信号の各々を制御可能に遅延
させるための可変遅延装置と、 共通の特定の持続期間を有する複数のストレッチ信号生
成するためのストレッチ信号発生器であって、各ストレ
ッチ信号が対応する情報パケット信号の開始の検出時に
生成されるストレッチ信号発生器と、 最初に生成されたストレッチ信号のときに始まり、最後
に生成されたストレッチ信号の終わりに終わるスレーブ
同期信号を生成するための同期信号発生器と、 該可変遅延回路を制御するためのスレーブモジュラー遅
延制御装置とからなり、 該スレーブモジュラー遅延制御装置は、他の同様なフレ
ームアライナモジュールにより作成されるアライメント
された情報パケット信号のサブセットで対応する情報パ
ケット信号のサブセットをアライメントさせるように、
該可変遅延装置が、該対応する情報パケット信号の開始
と該外部生成停止信号とにより定義される時間間隔だけ
対応する情報パケット信号の各々を遅延させるように制
御することを特徴とするスレーブフレームアライナモジ
ュール。 - 【請求項２０】 受信情報信号をアライメントさせるた
めにマスターあるいはスレーブフレームアライナモジュ
ールとして選択的に動作するフレームアライナモジュー
ルであって、 該複数の情報パケットの各情報信号の開始を検出するた
めのフレーム検出器と、 該受信された情報パケット信号の各々を制御可能に遅延
させるための可変遅延装置と、 共通の特定の持続期間を有する複数のストレッチ信号生
成するためのストレッチ信号発生器であって、各ストレ
ッチ信号が対応する情報パケット信号の開始の検出時に
生成されるストレッチ信号発生回路と、 最初に生成されたストレッチ信号のときに始まり、最後
に生成されたストレッチ信号の終わりに終わるスレーブ
同期信号を生成するための同期信号発生器と、 マスター動作とスレーブ動作を選択するスイッチと、 該スイッチに接続され、該可変遅延回路を制御するため
のモジュラー遅延制御装置とからなり、 スレーブモードのときに、該モジュラー遅延制御装置
は、他の同様なフレームアライナモジュールにより作成
されるアライメントされた情報パケット信号のサブセッ
トで対応する情報パケット信号のサブセットをアライメ
ントさせるように、該可変遅延装置が、該対応する情報
パケット信号の開始と受信される外部停止信号とにより
定義される時間間隔だけ対応する情報パケット信号の各
々を遅延させるように制御し、 マスターモードで、該遅延制御装置は該可変遅延装置が
該対応する情報パケット信号の開始と該同期信号と該他
の同様なフレームアライナモジュールにより生成された
スレーブ同期信号の終わりの最新のものとにより定義さ
れる時間間隔だけ対応する情報パケット信号の各々を遅
延させて、複数のアライメント情報パケット信号が作成
されるように制御し、及び該マスター停止信号は該スレ
ーブモジュラーフレームアライナに供給されフレームア
ライメント情報パケット信号の生成を制御するフレーム
アライナモジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/166,473 US5442636A (en) | 1993-12-14 | 1993-12-14 | Circuit and method for alignment of digital information packets |
| US166473 | 1993-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202839A true JPH07202839A (ja) | 1995-08-04 |
Family
ID=22603451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6306758A Pending JPH07202839A (ja) | 1993-12-14 | 1994-12-12 | デジタル情報パケットのアライメントのための回路と方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5442636A (ja) |
| EP (1) | EP0658990A1 (ja) |
| JP (1) | JPH07202839A (ja) |
| CA (1) | CA2118548A1 (ja) |
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