JP2002353949A - フレーム同期検出回路 - Google Patents
フレーム同期検出回路Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0046—User Network Interface
- H04J2203/005—Terminal equipment, e.g. codecs, synch
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】ハンチング状態が継続する場合でも、消費電力
を低減できるようにする。 【解決手段】最初に主同期回路１が、主信号Ｄ１１およ
び動作クロックＣＬ１１を受けて同期パターンを検出
し、同期確立したときに同期状態信号Ｓｓを出力する。
ゲート回路２１，３１，４１は、主同期回路１から出力
される同期状態信号Ｓｓに応じて動作し、動作クロック
ＣＬ１２，ＣＬ１３，ＣＬ１４を従同期回路２，３，４
へそれぞれ供給する。従同期回路２，３，４は、常時主
信号Ｄ１２，Ｄ１３，Ｄ１４を受けており、ゲート回路
２１，３１，４１を介して動作クロックＣＬ２１，ＣＬ
３１，ＣＬ４１をそれぞれ受けて動作を開始する。
を低減できるようにする。 【解決手段】最初に主同期回路１が、主信号Ｄ１１およ
び動作クロックＣＬ１１を受けて同期パターンを検出
し、同期確立したときに同期状態信号Ｓｓを出力する。
ゲート回路２１，３１，４１は、主同期回路１から出力
される同期状態信号Ｓｓに応じて動作し、動作クロック
ＣＬ１２，ＣＬ１３，ＣＬ１４を従同期回路２，３，４
へそれぞれ供給する。従同期回路２，３，４は、常時主
信号Ｄ１２，Ｄ１３，Ｄ１４を受けており、ゲート回路
２１，３１，４１を介して動作クロックＣＬ２１，ＣＬ
３１，ＣＬ４１をそれぞれ受けて動作を開始する。
Description
【０００１】
【発明の属する技術分野】本発明はフレーム同期検出回
路に関し、特にフレーム内に同期パターンを持つ主信号
から低ビットレートの複数の主信号にフレーム変換され
た信号のそれぞれの同期を確立するフレーム同期検出回
路に関する。
路に関し、特にフレーム内に同期パターンを持つ主信号
から低ビットレートの複数の主信号にフレーム変換され
た信号のそれぞれの同期を確立するフレーム同期検出回
路に関する。
【０００２】
【従来の技術】光ファイバによるＳＯＮＥＴ（同期光通
信網：Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥ
Ｔｗｏｒｋ）技術を基礎としたＳＤＨ技術（同期デジタ
ル・ハイアラーキ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉ
ｔａｌ Ｈｉｅｒａｒｃｈｙ）が、国際電気通信連合電
気通信標準化部門（ＩＴＵ−Ｔ）で標準化されている。
信網：Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥ
Ｔｗｏｒｋ）技術を基礎としたＳＤＨ技術（同期デジタ
ル・ハイアラーキ：Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉ
ｔａｌ Ｈｉｅｒａｒｃｈｙ）が、国際電気通信連合電
気通信標準化部門（ＩＴＵ−Ｔ）で標準化されている。
【０００３】このＳＤＨ技術による伝送システムで送受
信される信号は、フレーム内の特定位置に同期パターン
を持っている。
信される信号は、フレーム内の特定位置に同期パターン
を持っている。
【０００４】一般に局間での信号伝送は光ファイバーを
使用して高ビットレートで行うが、局内では信号処理を
確実に実行できるようにするために、低ビットレートの
主信号にフレーム変換している。そして、フレーム変換
された複数の主信号に対応して複数の同期回路をそれぞ
れ設け、フレーム内の同期パターンを認識してフレーム
の同期をそれぞれ確立している。
使用して高ビットレートで行うが、局内では信号処理を
確実に実行できるようにするために、低ビットレートの
主信号にフレーム変換している。そして、フレーム変換
された複数の主信号に対応して複数の同期回路をそれぞ
れ設け、フレーム内の同期パターンを認識してフレーム
の同期をそれぞれ確立している。
【０００５】図１２は従来のフレーム同期検出回路の一
構成例を示すブロック図である。
構成例を示すブロック図である。
【０００６】ここで、フレーム変換回路１０は、入力す
る主信号Ｄ１０を低ビットレートの主信号Ｄ１１，Ｄ１
２，Ｄ１３，Ｄ１４に変換すると共に、主信号Ｄ１０に
同期した動作クロック信号ＣＬ１１，ＣＬ１２，ＣＬ１
３，ＣＬ１４を同期回路１１，１２，１３，１４へそれ
ぞれ出力する。
る主信号Ｄ１０を低ビットレートの主信号Ｄ１１，Ｄ１
２，Ｄ１３，Ｄ１４に変換すると共に、主信号Ｄ１０に
同期した動作クロック信号ＣＬ１１，ＣＬ１２，ＣＬ１
３，ＣＬ１４を同期回路１１，１２，１３，１４へそれ
ぞれ出力する。
【０００７】図１３は、主信号Ｄ１０およびフレーム変
換された主信号Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の構成
例を示している。
換された主信号Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４の構成
例を示している。
【０００８】入力する主信号Ｄ１０は、複数チャンネル
（ここでは４チャンネル）のデータが時分割された信号
であり、フレーム内の特定位置に同期パターン（ＰＴ）
が挿入されている。また、フレーム変換された主信号Ｄ
１１，Ｄ１２，Ｄ１３，Ｄ１４は、フレーム内に同期パ
ターン（ＰＴ）を持つ主信号であり、これら各信号の同
期パターンの位相差は極めて小さい。
（ここでは４チャンネル）のデータが時分割された信号
であり、フレーム内の特定位置に同期パターン（ＰＴ）
が挿入されている。また、フレーム変換された主信号Ｄ
１１，Ｄ１２，Ｄ１３，Ｄ１４は、フレーム内に同期パ
ターン（ＰＴ）を持つ主信号であり、これら各信号の同
期パターンの位相差は極めて小さい。
【０００９】同期回路１１，１２，１３，１４は、主信
号Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４および動作クロック
ＣＬ１１，ＣＬ１２，ＣＬ１３，ＣＬ１４をそれぞれ受
け、同期パターンを検出して同期をそれぞれ確立する。
号Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４および動作クロック
ＣＬ１１，ＣＬ１２，ＣＬ１３，ＣＬ１４をそれぞれ受
け、同期パターンを検出して同期をそれぞれ確立する。
【００１０】
【発明が解決しようとする課題】しかし、従来例のよう
に、複数の同期回路が同期パターンをそれぞれ検出して
同期を確立する場合、同期回路が同期パターンを検出で
きずに探しているハンチング状態のときは、回路全体の
電力消費が増大する。
に、複数の同期回路が同期パターンをそれぞれ検出して
同期を確立する場合、同期回路が同期パターンを検出で
きずに探しているハンチング状態のときは、回路全体の
電力消費が増大する。
【００１１】特に、回線断等の障害が発生したり複数の
チャンネルに障害が発生するような場合には、ハンチン
グ状態が長く続くので、消費電力が増加するばかりでな
く、ＬＳＩ内の回路の発熱により信頼性が低下するとい
うという問題点を有している。
チャンネルに障害が発生するような場合には、ハンチン
グ状態が長く続くので、消費電力が増加するばかりでな
く、ＬＳＩ内の回路の発熱により信頼性が低下するとい
うという問題点を有している。
【００１２】本発明の目的は、回線断や複数のチャンネ
ルに障害が発生してハンチング状態が長く継続するよう
な場合でも、消費電力を低減でき、ＬＳＩの発熱問題も
解決できるフレーム同期検出回路を提供することにあ
る。
ルに障害が発生してハンチング状態が長く継続するよう
な場合でも、消費電力を低減でき、ＬＳＩの発熱問題も
解決できるフレーム同期検出回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明の第１のフレーム
同期検出回路は、フレームに含まれる同期パターンがほ
ぼ同じタイミングの複数の主信号およびその動作クロッ
クをそれぞれ受けて同期を確立する複数の同期回路を備
えるフレーム同期検出回路において、前記複数の主信号
およびその動作クロックの各一つを受けて前記同期パタ
ーンを検出し同期確立したときに同期状態信号を出力す
る前記複数の同期回路の内の一つの主同期回路と、この
主同期回路に供給される動作クロックを除く他の動作ク
ロックをそれぞれ受け前記同期状態信号に応じて供給制
御するゲート回路と、前記主同期回路に供給される主信
号を除く他の主信号および前記ゲート回路を介してそれ
ぞれ供給される動作クロックに基づき動作を開始する前
記複数の同期回路の内の他の従同期回路とを有してい
る。また、前記主同期回路は、前記ゲート回路へ信号を
出力するに際して、次の同期パターンが入力してくるま
での時間内で遅延させてもよい。
同期検出回路は、フレームに含まれる同期パターンがほ
ぼ同じタイミングの複数の主信号およびその動作クロッ
クをそれぞれ受けて同期を確立する複数の同期回路を備
えるフレーム同期検出回路において、前記複数の主信号
およびその動作クロックの各一つを受けて前記同期パタ
ーンを検出し同期確立したときに同期状態信号を出力す
る前記複数の同期回路の内の一つの主同期回路と、この
主同期回路に供給される動作クロックを除く他の動作ク
ロックをそれぞれ受け前記同期状態信号に応じて供給制
御するゲート回路と、前記主同期回路に供給される主信
号を除く他の主信号および前記ゲート回路を介してそれ
ぞれ供給される動作クロックに基づき動作を開始する前
記複数の同期回路の内の他の従同期回路とを有してい
る。また、前記主同期回路は、前記ゲート回路へ信号を
出力するに際して、次の同期パターンが入力してくるま
での時間内で遅延させてもよい。
【００１４】本発明の第２のフレーム同期検出回路は、
フレームに含まれる同期パターンがほぼ同じタイミング
の複数の主信号およびその動作クロックをそれぞれ受け
て同期を確立する複数の同期回路を備えるフレーム同期
検出回路において、前記複数の主信号およびその動作ク
ロックの各一つを受けて前記同期パターンを検出し同期
確立したときに同期状態信号を出力する前記複数の同期
回路の内の一つの主同期回路と、この主同期回路に供給
される主信号を除く他の主信号をそれぞれ受け前記同期
状態信号に応じて供給制御するゲート回路と、前記主同
期回路に供給される動作クロックを除く他の動作クロッ
クおよび前記ゲート回路を介してそれぞれ供給される主
信号に基づき動作を開始する前記複数の同期回路の内の
他の従同期回路とを有している。また、前記主同期回路
は、前記ゲート回路へ信号を出力するに際して、次の同
期パターンが入力してくるまでの時間内で遅延させても
よい。
フレームに含まれる同期パターンがほぼ同じタイミング
の複数の主信号およびその動作クロックをそれぞれ受け
て同期を確立する複数の同期回路を備えるフレーム同期
検出回路において、前記複数の主信号およびその動作ク
ロックの各一つを受けて前記同期パターンを検出し同期
確立したときに同期状態信号を出力する前記複数の同期
回路の内の一つの主同期回路と、この主同期回路に供給
される主信号を除く他の主信号をそれぞれ受け前記同期
状態信号に応じて供給制御するゲート回路と、前記主同
期回路に供給される動作クロックを除く他の動作クロッ
クおよび前記ゲート回路を介してそれぞれ供給される主
信号に基づき動作を開始する前記複数の同期回路の内の
他の従同期回路とを有している。また、前記主同期回路
は、前記ゲート回路へ信号を出力するに際して、次の同
期パターンが入力してくるまでの時間内で遅延させても
よい。
【００１５】本発明の第３のフレーム同期検出回路は、
フレームに含まれる同期パターンがほぼ同じタイミング
の複数の主信号およびその動作クロックをそれぞれ受け
て同期を確立する複数の同期回路を備えるフレーム同期
検出回路において、前記複数の主信号およびその動作ク
ロックの各一つを受けて前記同期パターンを検出し同期
確立したときに同期状態信号を出力する前記複数の同期
回路の内の一つの主同期回路と、この主同期回路に供給
される動作クロックを除く他の動作クロックをそれぞれ
受けて前記同期状態信号に応じて供給制御する第１のゲ
ート回路と、前記主同期回路に供給される主信号を除く
他の主信号をそれぞれ受け前記同期状態信号に応じて供
給制御する第２のゲート回路と、前記第１のゲート回路
および前記第２のゲート回路を介してそれぞれ供給され
る動作クロックおよび主信号に基づき動作を開始する前
記複数の同期回路の内の他の従同期回路とを有してい
る。また、前記主同期回路は、前記ゲート回路へ信号を
出力するに際して、次の同期パターンが入力してくるま
での時間内で遅延させてもよい。
フレームに含まれる同期パターンがほぼ同じタイミング
の複数の主信号およびその動作クロックをそれぞれ受け
て同期を確立する複数の同期回路を備えるフレーム同期
検出回路において、前記複数の主信号およびその動作ク
ロックの各一つを受けて前記同期パターンを検出し同期
確立したときに同期状態信号を出力する前記複数の同期
回路の内の一つの主同期回路と、この主同期回路に供給
される動作クロックを除く他の動作クロックをそれぞれ
受けて前記同期状態信号に応じて供給制御する第１のゲ
ート回路と、前記主同期回路に供給される主信号を除く
他の主信号をそれぞれ受け前記同期状態信号に応じて供
給制御する第２のゲート回路と、前記第１のゲート回路
および前記第２のゲート回路を介してそれぞれ供給され
る動作クロックおよび主信号に基づき動作を開始する前
記複数の同期回路の内の他の従同期回路とを有してい
る。また、前記主同期回路は、前記ゲート回路へ信号を
出力するに際して、次の同期パターンが入力してくるま
での時間内で遅延させてもよい。
【００１６】本発明の第４のフレーム同期検出回路は、
フレームに含まれる同期パターンがほぼ同じタイミング
の複数の主信号およびその動作クロックをそれぞれ受け
て同期を確立する複数の同期回路を備えるフレーム同期
検出回路において、前記複数の主信号およびその動作ク
ロックの各一つを受けて前記同期パターンを検出し同期
確立した後に前記同期パターン近傍を示すタイミング位
置信号を出力する前記複数の同期回路の内の一つの主同
期回路と、この主同期回路に供給される主信号を除く他
の主信号をそれぞれ受け前記同期パターン近傍を示すタ
イミング位置信号に応じて供給制御するゲート回路と、
前記主同期回路に供給される動作クロックを除く他の動
作クロックおよび前記ゲート回路を介してそれぞれ供給
される前記同期パターン近傍に限定される主信号に基づ
き動作を開始する前記複数の同期回路の内の他の従同期
回路とを有している。
フレームに含まれる同期パターンがほぼ同じタイミング
の複数の主信号およびその動作クロックをそれぞれ受け
て同期を確立する複数の同期回路を備えるフレーム同期
検出回路において、前記複数の主信号およびその動作ク
ロックの各一つを受けて前記同期パターンを検出し同期
確立した後に前記同期パターン近傍を示すタイミング位
置信号を出力する前記複数の同期回路の内の一つの主同
期回路と、この主同期回路に供給される主信号を除く他
の主信号をそれぞれ受け前記同期パターン近傍を示すタ
イミング位置信号に応じて供給制御するゲート回路と、
前記主同期回路に供給される動作クロックを除く他の動
作クロックおよび前記ゲート回路を介してそれぞれ供給
される前記同期パターン近傍に限定される主信号に基づ
き動作を開始する前記複数の同期回路の内の他の従同期
回路とを有している。
【００１７】本発明の第５のフレーム同期検出回路は、
前記主同期回路が前記同期パターンを１回検出したとき
にハンチング状態からプレシンク状態に遷移したと判定
し、前記プレシンク状態に遷移した後に前記同期パター
ンをｎ回（ｎは２以上の整数）連続して検出したときに
同期状態に遷移したと判定する場合、前記主同期回路は
前記プレシンク状態に遷移したときに前記ゲート回路へ
信号を出力する。
前記主同期回路が前記同期パターンを１回検出したとき
にハンチング状態からプレシンク状態に遷移したと判定
し、前記プレシンク状態に遷移した後に前記同期パター
ンをｎ回（ｎは２以上の整数）連続して検出したときに
同期状態に遷移したと判定する場合、前記主同期回路は
前記プレシンク状態に遷移したときに前記ゲート回路へ
信号を出力する。
【００１８】本発明の第６のフレーム同期検出回路は、
前記主同期回路が前記同期パターンを１回検出したとき
にハンチング状態からプレシンク状態に遷移したと判定
し、前記プレシンク状態に遷移した後に前記同期パター
ンをｎ回（ｎは２以上の整数）連続して検出したときに
同期状態に遷移したと判定する場合、前記従同期回路
は、前記同期パターンを１回検出したときにハンチング
状態からプレシンク状態に遷移したと判定し、前記プレ
シンク状態に遷移した後に前記同期パターンをｎ−１回
連続して検出したときに同期状態に遷移したと判定す
る。
前記主同期回路が前記同期パターンを１回検出したとき
にハンチング状態からプレシンク状態に遷移したと判定
し、前記プレシンク状態に遷移した後に前記同期パター
ンをｎ回（ｎは２以上の整数）連続して検出したときに
同期状態に遷移したと判定する場合、前記従同期回路
は、前記同期パターンを１回検出したときにハンチング
状態からプレシンク状態に遷移したと判定し、前記プレ
シンク状態に遷移した後に前記同期パターンをｎ−１回
連続して検出したときに同期状態に遷移したと判定す
る。
【００１９】本発明の第７のフレーム同期検出回路は、
前記主同期回路が前記ゲート回路へ出力する信号の有効
／無効を選択できるスイッチ回路を有している。
前記主同期回路が前記ゲート回路へ出力する信号の有効
／無効を選択できるスイッチ回路を有している。
【００２０】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の第１の実施形態を示すブロ
ック図である。ここで、主信号Ｄ１０と、フレーム変換
回路１０から出力される主信号Ｄ１１，Ｄ１２，Ｄ１
３，Ｄ１４および動作クロックＣＬ１１，ＣＬ１２，Ｃ
Ｌ１３，ＣＬ１４とは、図１３に示したものと同じであ
るので、同一符号を付してある。
ック図である。ここで、主信号Ｄ１０と、フレーム変換
回路１０から出力される主信号Ｄ１１，Ｄ１２，Ｄ１
３，Ｄ１４および動作クロックＣＬ１１，ＣＬ１２，Ｃ
Ｌ１３，ＣＬ１４とは、図１３に示したものと同じであ
るので、同一符号を付してある。
【００２２】図１において、主信号Ｄ１１および動作ク
ロックＣＬ１１を受けて同期パターンを検出し同期確立
したときに同期状態信号Ｓｓを出力する主同期回路１
と、この主同期回路１から出力される同期状態信号Ｓｓ
に応じて動作クロックＣＬ１２，ＣＬ１３，ＣＬ１４を
制御して、動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１
として従同期回路２，３，４へそれぞれ供給するゲート
回路２１，３１，４１と、主信号Ｄ１２，Ｄ１３，Ｄ１
４および動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を
それぞれ受けて動作を開始する従同期回路２，３，４と
を有している。
ロックＣＬ１１を受けて同期パターンを検出し同期確立
したときに同期状態信号Ｓｓを出力する主同期回路１
と、この主同期回路１から出力される同期状態信号Ｓｓ
に応じて動作クロックＣＬ１２，ＣＬ１３，ＣＬ１４を
制御して、動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１
として従同期回路２，３，４へそれぞれ供給するゲート
回路２１，３１，４１と、主信号Ｄ１２，Ｄ１３，Ｄ１
４および動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を
それぞれ受けて動作を開始する従同期回路２，３，４と
を有している。
【００２３】本発明では、複数の同期回路においてハン
チング状態が継続することによる消費電力を抑えるため
に、先ず最初に主同期回路１に同期を確立させ、主同期
回路１の同期確立後に従同期回路２，３，４の動作を開
始させるように構成する。
チング状態が継続することによる消費電力を抑えるため
に、先ず最初に主同期回路１に同期を確立させ、主同期
回路１の同期確立後に従同期回路２，３，４の動作を開
始させるように構成する。
【００２４】従同期回路２，３，４は、常時主信号Ｄ１
２，Ｄ１３，Ｄ１４をそれぞれ供給されており、ゲート
回路２１，３１，４１を介して動作クロックＣＬ２１，
ＣＬ３１，ＣＬ４１を受けることにより動作を開始す
る。
２，Ｄ１３，Ｄ１４をそれぞれ供給されており、ゲート
回路２１，３１，４１を介して動作クロックＣＬ２１，
ＣＬ３１，ＣＬ４１を受けることにより動作を開始す
る。
【００２５】なお、ＣＭＯＳで構成される回路は、スイ
ッチング時の過渡電流による電力消費が支配的であるの
で、動作クロックを受けるまでは従同期回路２，３，４
の消費電力はほぼ０である。
ッチング時の過渡電流による電力消費が支配的であるの
で、動作クロックを受けるまでは従同期回路２，３，４
の消費電力はほぼ０である。
【００２６】また、主信号Ｄ１１，Ｄ１２，Ｄ１３，Ｄ
１４の同期パターンのタイミング差は極めて小さいの
で、主同期回路１の同期確立のタイミングに応じて従同
期回路２，３，４を動作開始させることにより、次の同
期パターンを短時間に検出して同期を確立できる。
１４の同期パターンのタイミング差は極めて小さいの
で、主同期回路１の同期確立のタイミングに応じて従同
期回路２，３，４を動作開始させることにより、次の同
期パターンを短時間に検出して同期を確立できる。
【００２７】一般に、同期回路が同期パターンを検出し
て同期確立するまでの状態遷移は、図１１に示すよう
に、ハンチング状態−プレシンク状態−同期状態へと遷
移する。
て同期確立するまでの状態遷移は、図１１に示すよう
に、ハンチング状態−プレシンク状態−同期状態へと遷
移する。
【００２８】ハンチング状態中に同期パターンを１回検
出するとプレシンク状態に遷移し、プレシンク状態で同
期パターンを複数（ｎ）回連続して検出したときに同期
状態へ遷移する。また、プレシンク状態に遷移した後に
同期パターンを１回も検出できないならばハンチング状
態に戻る。更に、同期状態に遷移した後に同期パターン
を所定回数（ｍ）連続して検出できないときはハンチン
グ状態に戻る。
出するとプレシンク状態に遷移し、プレシンク状態で同
期パターンを複数（ｎ）回連続して検出したときに同期
状態へ遷移する。また、プレシンク状態に遷移した後に
同期パターンを１回も検出できないならばハンチング状
態に戻る。更に、同期状態に遷移した後に同期パターン
を所定回数（ｍ）連続して検出できないときはハンチン
グ状態に戻る。
【００２９】次に、図２に示したタイミングチャートを
参照して第１の実施形態の動作を説明する。
参照して第１の実施形態の動作を説明する。
【００３０】主同期回路１は時刻ｔ１において、主信号
Ｄ１１の同期パターン（ＰＴ）を検出してハンチング／
プレシンク状態から同期状態となる。このとき、ゲート
回路２１，３１，４１へ供給する同期状態信号Ｓｓを
‘Ｈ’レベルとする。
Ｄ１１の同期パターン（ＰＴ）を検出してハンチング／
プレシンク状態から同期状態となる。このとき、ゲート
回路２１，３１，４１へ供給する同期状態信号Ｓｓを
‘Ｈ’レベルとする。
【００３１】‘Ｈ’レベルの同期状態信号Ｓｓを受けた
ゲート回路２１，３１，４１は、それぞれオン状態にな
って動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を従同
期回路２，３，４へそれぞれ供給する。
ゲート回路２１，３１，４１は、それぞれオン状態にな
って動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を従同
期回路２，３，４へそれぞれ供給する。
【００３２】従同期回路２，３，４は常に主信号Ｄ１
２，Ｄ１３，Ｄ１４を供給されており、動作クロックＣ
Ｌ２１，ＣＬ３１，ＣＬ４１をそれぞれ受けて動作を開
始する。そして、主信号Ｄ１２，Ｄ１３，Ｄ１４の同期
パターン（ＰＴ）を検出し、ハンチング状態およびプレ
シンク状態を経て同期状態となる。
２，Ｄ１３，Ｄ１４を供給されており、動作クロックＣ
Ｌ２１，ＣＬ３１，ＣＬ４１をそれぞれ受けて動作を開
始する。そして、主信号Ｄ１２，Ｄ１３，Ｄ１４の同期
パターン（ＰＴ）を検出し、ハンチング状態およびプレ
シンク状態を経て同期状態となる。
【００３３】このようにすることにより、主同期回路１
がハンチング／プレシンク状態のときは、従同期回路
２，３，４は動作を停止しているので消費電力はほぼ０
であるので、回線断や複数のチャンネルに障害が発生し
てハンチング状態が継続しても、全体の消費電力を低減
できる。
がハンチング／プレシンク状態のときは、従同期回路
２，３，４は動作を停止しているので消費電力はほぼ０
であるので、回線断や複数のチャンネルに障害が発生し
てハンチング状態が継続しても、全体の消費電力を低減
できる。
【００３４】ところで、従同期回路２，３，４は、時刻
ｔ１において動作を開始して次の同期パターンを検出す
ることになるが、次の同期パターンが入力してくるまで
は動作を停止していても支障はない。
ｔ１において動作を開始して次の同期パターンを検出す
ることになるが、次の同期パターンが入力してくるまで
は動作を停止していても支障はない。
【００３５】よって、従同期回路の動作開始立上り時間
を配慮して、次の同期パターンが入力してくるまでの適
当な時間Ｔ１を設定し、同期状態信号ＳｓをＴ１だけ遅
延して出力させることにより、従同期回路の動作期間が
Ｔ１だけ短縮されるので、更に低消費電力化が可能とな
る。
を配慮して、次の同期パターンが入力してくるまでの適
当な時間Ｔ１を設定し、同期状態信号ＳｓをＴ１だけ遅
延して出力させることにより、従同期回路の動作期間が
Ｔ１だけ短縮されるので、更に低消費電力化が可能とな
る。
【００３６】上述した説明では、同期回路を４つ使用し
ているが、更に多数使用する場合には消費電力低減の大
きな効果が得られる。例えば、同期回路を１６使用した
場合、主同期回路は１つ、従同期回路は１５であり、主
同期回路がハンチング／プレシンク状態での消費電力
は、従来のように同期回路の１６全てが常時動作する場
合に比べて、１／１６に削減できる。
ているが、更に多数使用する場合には消費電力低減の大
きな効果が得られる。例えば、同期回路を１６使用した
場合、主同期回路は１つ、従同期回路は１５であり、主
同期回路がハンチング／プレシンク状態での消費電力
は、従来のように同期回路の１６全てが常時動作する場
合に比べて、１／１６に削減できる。
【００３７】図３は、本発明の第２の実施形態を示すブ
ロック図である。
ロック図である。
【００３８】ここで、図１に示した第１の実施形態の構
成要素と同じものには同一符号を付してある。また、第
１の実施形態との相違点は、従同期回路２，３，４へ供
給する主信号Ｄ１２，Ｄ１３，Ｄ１４を、同期状態信号
Ｓｓに応じて制御している点である。
成要素と同じものには同一符号を付してある。また、第
１の実施形態との相違点は、従同期回路２，３，４へ供
給する主信号Ｄ１２，Ｄ１３，Ｄ１４を、同期状態信号
Ｓｓに応じて制御している点である。
【００３９】すなわち、主信号Ｄ１１および動作クロッ
クＣＬ１１を受けて同期パターンを検出し同期確立した
ときに同期状態信号Ｓｓを出力する主同期回路１と、こ
の主同期回路１からの同期状態信号Ｓｓに応じて主信号
Ｄ１２，Ｄ１３，Ｄ１４を制御して、主信号Ｄ２１，Ｄ
３１，Ｄ４１として従同期回路２，３，４へそれぞれ供
給するゲート回路２２，３２，４２と、動作クロックＣ
Ｌ１２，ＣＬ１３，ＣＬ１４および主信号Ｄ２１，Ｄ３
１，Ｄ４１をそれぞれ受けて動作を開始する従同期回路
２，３，４とを有している。
クＣＬ１１を受けて同期パターンを検出し同期確立した
ときに同期状態信号Ｓｓを出力する主同期回路１と、こ
の主同期回路１からの同期状態信号Ｓｓに応じて主信号
Ｄ１２，Ｄ１３，Ｄ１４を制御して、主信号Ｄ２１，Ｄ
３１，Ｄ４１として従同期回路２，３，４へそれぞれ供
給するゲート回路２２，３２，４２と、動作クロックＣ
Ｌ１２，ＣＬ１３，ＣＬ１４および主信号Ｄ２１，Ｄ３
１，Ｄ４１をそれぞれ受けて動作を開始する従同期回路
２，３，４とを有している。
【００４０】次に、図４を参照して動作を説明する。
【００４１】主同期回路１は時刻ｔ１において、主信号
Ｄ１１の同期パターン（ＰＴ）を検出してハンチング／
プレシンク状態から同期状態となる。このとき、ゲート
回路２２，３２，４２へ供給する同期状態信号Ｓｓを
‘Ｈ’レベルとする。
Ｄ１１の同期パターン（ＰＴ）を検出してハンチング／
プレシンク状態から同期状態となる。このとき、ゲート
回路２２，３２，４２へ供給する同期状態信号Ｓｓを
‘Ｈ’レベルとする。
【００４２】‘Ｈ’レベルの同期状態信号Ｓｓを受けた
ゲート回路２２，３２，４２は、それぞれオン状態とな
り、主信号Ｄ２１，Ｄ３１，Ｄ４１を従同期回路２，
３，４へそれぞれ供給する。
ゲート回路２２，３２，４２は、それぞれオン状態とな
り、主信号Ｄ２１，Ｄ３１，Ｄ４１を従同期回路２，
３，４へそれぞれ供給する。
【００４３】従同期回路２，３，４は常に動作クロック
ＣＬ１２，ＣＬ１３，ＣＬ１４を供給されており、主信
号Ｄ２１，Ｄ３１，Ｄ４１をそれぞれ受けて動作を開始
する。そして、主信号Ｄ２１，Ｄ３１，Ｄ４１の同期パ
ターン（ＰＴ）をそれぞれ検出し、ハンチング状態およ
びプレシンク状態を経て同期状態となる。
ＣＬ１２，ＣＬ１３，ＣＬ１４を供給されており、主信
号Ｄ２１，Ｄ３１，Ｄ４１をそれぞれ受けて動作を開始
する。そして、主信号Ｄ２１，Ｄ３１，Ｄ４１の同期パ
ターン（ＰＴ）をそれぞれ検出し、ハンチング状態およ
びプレシンク状態を経て同期状態となる。
【００４４】なお、従同期回路の動作開始立上り時間を
配慮して、次の同期パターンが入力してくるまでの適当
な期間Ｔ１を設定し、同期状態信号ＳｓをＴ１だけ遅延
して出力させることにより、従同期回路の動作期間がＴ
１だけ短縮されて更に消費電力を低減できる。
配慮して、次の同期パターンが入力してくるまでの適当
な期間Ｔ１を設定し、同期状態信号ＳｓをＴ１だけ遅延
して出力させることにより、従同期回路の動作期間がＴ
１だけ短縮されて更に消費電力を低減できる。
【００４５】図５は、本発明の第３の実施形態を示すブ
ロック図である。
ロック図である。
【００４６】ここで、図１に示した第１の実施形態の構
成要素と同じものには同一符号を付してある。また、第
１の実施形態との相違点は、従同期回路２，３，４へ供
給する主信号Ｄ１２，Ｄ１３，Ｄ１４および動作クロッ
クＣＬ１２，ＣＬ１３，ＣＬ１４を、同期状態信号Ｓｓ
に応じて共に制御する点である。
成要素と同じものには同一符号を付してある。また、第
１の実施形態との相違点は、従同期回路２，３，４へ供
給する主信号Ｄ１２，Ｄ１３，Ｄ１４および動作クロッ
クＣＬ１２，ＣＬ１３，ＣＬ１４を、同期状態信号Ｓｓ
に応じて共に制御する点である。
【００４７】すなわち、同期状態信号Ｓｓに応じて動作
クロックＣＬ１２，ＣＬ１３，ＣＬ１４を制御して従同
期回路２，３，４へそれぞれ供給するゲート回路２１，
３１，４１と、同期状態信号Ｓｓに応じて主信号Ｄ１
２，Ｄ１３，Ｄ１４を制御して従同期回路２，３，４へ
それぞれ供給するゲート回路２２，３２，４２とを設
け、これらゲート回路を主同期回路１からの同期状態信
号Ｓｓに応じて共にオンさせ、動作クロックおよび主信
号を従同期回路２，３，４へそれぞれ供給して動作を開
始させる。
クロックＣＬ１２，ＣＬ１３，ＣＬ１４を制御して従同
期回路２，３，４へそれぞれ供給するゲート回路２１，
３１，４１と、同期状態信号Ｓｓに応じて主信号Ｄ１
２，Ｄ１３，Ｄ１４を制御して従同期回路２，３，４へ
それぞれ供給するゲート回路２２，３２，４２とを設
け、これらゲート回路を主同期回路１からの同期状態信
号Ｓｓに応じて共にオンさせ、動作クロックおよび主信
号を従同期回路２，３，４へそれぞれ供給して動作を開
始させる。
【００４８】このように構成することにより、主同期回
路１がハンチング／プレシンク状態中は、主信号および
動作クロックが従同期回路２，３，４へ供給されず動作
しないので、消費電力を削減できる。
路１がハンチング／プレシンク状態中は、主信号および
動作クロックが従同期回路２，３，４へ供給されず動作
しないので、消費電力を削減できる。
【００４９】また、従同期回路の動作開始立上り時間を
配慮して、次の同期パターンが入力してくるまでの適当
な期間Ｔ１を設定し、同期状態信号ＳｓをＴ１だけ遅延
させることにより、従同期回路の動作期間が制限されて
更に低消費電力化が可能となる。
配慮して、次の同期パターンが入力してくるまでの適当
な期間Ｔ１を設定し、同期状態信号ＳｓをＴ１だけ遅延
させることにより、従同期回路の動作期間が制限されて
更に低消費電力化が可能となる。
【００５０】図６は、本発明の第４の実施形態を示すブ
ロック図である。
ロック図である。
【００５１】ここで、図３に示した第２の実施形態との
相違点は、主信号Ｄ１２，Ｄ１３，Ｄ１４の同期パター
ン近傍だけを従同期回路２，３，４へ供給するようにに
制御している点である。
相違点は、主信号Ｄ１２，Ｄ１３，Ｄ１４の同期パター
ン近傍だけを従同期回路２，３，４へ供給するようにに
制御している点である。
【００５２】ところで、同期回路は、主信号の同期パタ
ーンを検出して同期を確立するのであるから、同期回路
の動作期間を主信号の同期パターン近傍に限定すること
がきる。そして、従同期回路を同期パターン近傍でのみ
動作させることにより、同期パターン以外の区間（ＳＤ
Ｈではペイロード部分）に同期パターンと同じ配列のデ
ータが含まれている場合に発生する誤同期を防止でき
る。
ーンを検出して同期を確立するのであるから、同期回路
の動作期間を主信号の同期パターン近傍に限定すること
がきる。そして、従同期回路を同期パターン近傍でのみ
動作させることにより、同期パターン以外の区間（ＳＤ
Ｈではペイロード部分）に同期パターンと同じ配列のデ
ータが含まれている場合に発生する誤同期を防止でき
る。
【００５３】本実施形態では、主同期回路１１の同期確
立後に、従同期回路２，３，４へ主信号を供給して動作
開始させることにより消費電力を抑えると共に、主信号
の同期パターン近傍だけを従同期回路２，３，４へ供給
することにより、誤同期を防止するようにしている。
立後に、従同期回路２，３，４へ主信号を供給して動作
開始させることにより消費電力を抑えると共に、主信号
の同期パターン近傍だけを従同期回路２，３，４へ供給
することにより、誤同期を防止するようにしている。
【００５４】このために、主同期回路１１にゲート制御
回路５を設けてゲート制御信号Ｓｇを生成させ、このゲ
ート制御信号Ｓｇでゲート回路２２，３２，４２を制御
する。
回路５を設けてゲート制御信号Ｓｇを生成させ、このゲ
ート制御信号Ｓｇでゲート回路２２，３２，４２を制御
する。
【００５５】ゲート制御回路５は、主同期回路１１の内
部から出力される同期状態信号Ｓｓおよび同期パターン
のタイミング位置を示す同期パターンタイミング位置信
号Ｓｐに基づきゲート制御信号Ｓｇを生成する次に図７
を参照して動作を説明する。
部から出力される同期状態信号Ｓｓおよび同期パターン
のタイミング位置を示す同期パターンタイミング位置信
号Ｓｐに基づきゲート制御信号Ｓｇを生成する次に図７
を参照して動作を説明する。
【００５６】主同期回路１１は、主信号Ｄ１１および動
作クロックＣＬ１１を受けて主信号Ｄ１１の同期パター
ン（ＰＴ）を検出し、時刻ｔ１においてハンチング／プ
レシンク状態から同期状態となる。このとき、同期状態
信号Ｓｓを‘Ｈ’レベルとしてゲート制御回路５へ出力
すると共に、同期パターンタイミング位置信号Ｓｐを出
力する。
作クロックＣＬ１１を受けて主信号Ｄ１１の同期パター
ン（ＰＴ）を検出し、時刻ｔ１においてハンチング／プ
レシンク状態から同期状態となる。このとき、同期状態
信号Ｓｓを‘Ｈ’レベルとしてゲート制御回路５へ出力
すると共に、同期パターンタイミング位置信号Ｓｐを出
力する。
【００５７】ゲート制御回路５は、同期状態信号Ｓｓお
よび同期パターンタイミング位置信号Ｓｐに基づきゲー
ト制御信号Ｓｇを生成し、ゲート回路２２，３２，４２
へ出力する。ゲート制御信号Ｓｇは、主信号Ｄ１２，Ｄ
１３，Ｄ１４の供給を制御する信号であり、同期パター
ン（ＰＴ）を含む所定時間Ｔ２において‘Ｈ’レベルと
なる信号である。
よび同期パターンタイミング位置信号Ｓｐに基づきゲー
ト制御信号Ｓｇを生成し、ゲート回路２２，３２，４２
へ出力する。ゲート制御信号Ｓｇは、主信号Ｄ１２，Ｄ
１３，Ｄ１４の供給を制御する信号であり、同期パター
ン（ＰＴ）を含む所定時間Ｔ２において‘Ｈ’レベルと
なる信号である。
【００５８】ここで、所定時間Ｔ２は、主信号Ｄ１１，
Ｄ１２，Ｄ１３，Ｄ１４との間に位相差、および従同期
回路の動作開始立上り時間を配慮して、主信号Ｄ１１の
同期パターン（ＰＴ）の前後にマージンを加えて設定す
る。
Ｄ１２，Ｄ１３，Ｄ１４との間に位相差、および従同期
回路の動作開始立上り時間を配慮して、主信号Ｄ１１の
同期パターン（ＰＴ）の前後にマージンを加えて設定す
る。
【００５９】ゲート回路２２，３２，４２がゲート制御
信号Ｓｇに応じて動作することにより、主信号Ｄ１１，
Ｄ１２，Ｄ１３，Ｄ１４の同期パターン近傍だけが、主
信号Ｄ２１，Ｄ３１，Ｄ４１として従同期回路２，３，
４へそれぞれ供給される。
信号Ｓｇに応じて動作することにより、主信号Ｄ１１，
Ｄ１２，Ｄ１３，Ｄ１４の同期パターン近傍だけが、主
信号Ｄ２１，Ｄ３１，Ｄ４１として従同期回路２，３，
４へそれぞれ供給される。
【００６０】従同期回路２，３，４は、常に動作クロッ
クＣＬ１２，ＣＬ１３，ＣＬ１４を供給されており、ゲ
ート回路２２，３２，４２から出力される同期パターン
近傍を受けて同期パターン（ＰＴ）を検出し、ハンチン
グ状態およびプレシンク状態を経て同期状態となる。
クＣＬ１２，ＣＬ１３，ＣＬ１４を供給されており、ゲ
ート回路２２，３２，４２から出力される同期パターン
近傍を受けて同期パターン（ＰＴ）を検出し、ハンチン
グ状態およびプレシンク状態を経て同期状態となる。
【００６１】このように、主信号Ｄ１２，Ｄ１３，Ｄ１
４の同期パターン近傍だけを従同期回路２，３，４へ供
給することにより、消費電力を低減でき、且つ、誤同期
を防止できる。
４の同期パターン近傍だけを従同期回路２，３，４へ供
給することにより、消費電力を低減でき、且つ、誤同期
を防止できる。
【００６２】次に、本発明の第５の実施形態について、
図１および図８を参照して説明する。
図１および図８を参照して説明する。
【００６３】上述した第１から第４の実施形態では、主
同期回路１の同期確立後に従同期回路２，３，４を動作
させるようにしているが、本実施形態では、主同期回路
１がハンチング状態からプレシンク状態に遷移した後に
従同期回路２，３，４を動作させるようにしている。
同期回路１の同期確立後に従同期回路２，３，４を動作
させるようにしているが、本実施形態では、主同期回路
１がハンチング状態からプレシンク状態に遷移した後に
従同期回路２，３，４を動作させるようにしている。
【００６４】同期回路は、図１１に示したように、ハン
チング状態において同期パターンを１回検出するとプレ
シンク状態に遷移し、プレシンク状態で同期パターンを
複数（ｎ）回連続して検出したときに同期状態に遷移す
る。
チング状態において同期パターンを１回検出するとプレ
シンク状態に遷移し、プレシンク状態で同期パターンを
複数（ｎ）回連続して検出したときに同期状態に遷移す
る。
【００６５】ここでは、主同期回路および従同期回路
は、プレシンク状態に遷移した後に同期パターン（Ｐ
Ｔ）をｎ回（ｎは２以上の整数）連続して検出したとき
に同期状態に遷移したと判定する。
は、プレシンク状態に遷移した後に同期パターン（Ｐ
Ｔ）をｎ回（ｎは２以上の整数）連続して検出したとき
に同期状態に遷移したと判定する。
【００６６】主同期回路１は、主信号Ｄ１１および動作
クロックＣＬ１１を受けて動作して主信号Ｄ１１の同期
パターン（ＰＴ）を検出し、時刻ｔ１１においてハンチ
ング状態からプレシンク状態となり、同期状態信号Ｓｓ
を‘Ｈ’レベルとする。その後、プレシンク状態におい
て同期パターン（ＰＴ）をｎ回連続して検出し、時刻ｔ
１３においてプレシンク状態から同期状態に遷移する。
クロックＣＬ１１を受けて動作して主信号Ｄ１１の同期
パターン（ＰＴ）を検出し、時刻ｔ１１においてハンチ
ング状態からプレシンク状態となり、同期状態信号Ｓｓ
を‘Ｈ’レベルとする。その後、プレシンク状態におい
て同期パターン（ＰＴ）をｎ回連続して検出し、時刻ｔ
１３においてプレシンク状態から同期状態に遷移する。
【００６７】一方、従同期回路２，３，４は、常時主信
号Ｄ１２，Ｄ１３，Ｄ１４をそれぞれ供給されており、
時刻ｔ１１においてゲート回路２１，３１，４１を介し
て動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を受けて
動作する。
号Ｄ１２，Ｄ１３，Ｄ１４をそれぞれ供給されており、
時刻ｔ１１においてゲート回路２１，３１，４１を介し
て動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を受けて
動作する。
【００６８】そして、時刻ｔ１２において同期パターン
（ＰＴ）を１回検出してハンチング状態からプレシンク
状態へ遷移する。更にその後、同期パターン（ＰＴ）を
ｎ回連続して検出した時刻ｔ１４において、プレシンク
状態から同期状態へ遷移する。
（ＰＴ）を１回検出してハンチング状態からプレシンク
状態へ遷移する。更にその後、同期パターン（ＰＴ）を
ｎ回連続して検出した時刻ｔ１４において、プレシンク
状態から同期状態へ遷移する。
【００６９】なお、この第５の実施形態は、図１，３，
５，６に示した第１から第４の実施形態にそれぞれ適用
できる。
５，６に示した第１から第４の実施形態にそれぞれ適用
できる。
【００７０】次に、本発明の第６の実施形態について、
図１および図９を参照して説明する。
図１および図９を参照して説明する。
【００７１】上述した第５の実施形態では、プレシンク
状態から同期状態へ遷移する同期パターン検出回数をｎ
回としたが、本第６の実施形態では、主同期回路１はｎ
回とし、従同期回路２，３，４はｎ−１回とするように
構成する。このようにすることにより、主同期回路１と
従同期回路２，３，４とを同じフレームで同期確立させ
ることができる。
状態から同期状態へ遷移する同期パターン検出回数をｎ
回としたが、本第６の実施形態では、主同期回路１はｎ
回とし、従同期回路２，３，４はｎ−１回とするように
構成する。このようにすることにより、主同期回路１と
従同期回路２，３，４とを同じフレームで同期確立させ
ることができる。
【００７２】ここで、ｎ＝２とした場合について説明す
る。
る。
【００７３】主同期回路１は、主信号Ｄ１１の同期パタ
ーン（ＰＴ）を検出して時刻ｔ１１においてハンチング
状態からプレシンク状態となり、同期状態信号Ｓｓを
‘Ｈ’レベルとする。その後、プレシンク状態において
同期パターン（ＰＴ）を２回（ｎ回）連続検出し、時刻
ｔ１３において、同期状態に遷移する。
ーン（ＰＴ）を検出して時刻ｔ１１においてハンチング
状態からプレシンク状態となり、同期状態信号Ｓｓを
‘Ｈ’レベルとする。その後、プレシンク状態において
同期パターン（ＰＴ）を２回（ｎ回）連続検出し、時刻
ｔ１３において、同期状態に遷移する。
【００７４】一方、従同期回路２，３，４は、常時主信
号Ｄ１２，Ｄ１３，Ｄ１４をそれぞれ供給されており、
時刻ｔ１１においてゲート回路２１，３１，４１を介し
て動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を受けて
動作する。
号Ｄ１２，Ｄ１３，Ｄ１４をそれぞれ供給されており、
時刻ｔ１１においてゲート回路２１，３１，４１を介し
て動作クロックＣＬ２１，ＣＬ３１，ＣＬ４１を受けて
動作する。
【００７５】そして、時刻ｔ１２において同期パターン
（ＰＴ）を１回検出してハンチング状態からプレシンク
状態へ遷移する。更にその後、同期パターン（ＰＴ）を
１回（ｎ−１回）検出した時刻ｔ１３において、プレシ
ンク状態から同期状態へ遷移し、主同期回路１と同じフ
レームで同期確立する。
（ＰＴ）を１回検出してハンチング状態からプレシンク
状態へ遷移する。更にその後、同期パターン（ＰＴ）を
１回（ｎ−１回）検出した時刻ｔ１３において、プレシ
ンク状態から同期状態へ遷移し、主同期回路１と同じフ
レームで同期確立する。
【００７６】なお、この第６の実施形態は、図１，３，
５，６に示した第１から第４の実施形態にそれぞれ適用
できる。
５，６に示した第１から第４の実施形態にそれぞれ適用
できる。
【００７７】図１０は、本発明の第７の実施形態を示す
ブロック図である。
ブロック図である。
【００７８】ここで、図１に示した第１の実施形態との
相違点は、主同期回路１から出力される同期状態信号Ｓ
ｓの有効／無効を選択できるスイッチ回路６を設けてい
る点である。
相違点は、主同期回路１から出力される同期状態信号Ｓ
ｓの有効／無効を選択できるスイッチ回路６を設けてい
る点である。
【００７９】スイッチ回路６の一方の入力端ａには、主
同期回路１から出力される同期状態信号Ｓｓが供給さ
れ、他方の入力端ｂには、外部から‘Ｈ’レベル固定の
信号が供給されている。そして、外部から選択信号Ｓｃ
を受けていずれか一方を選択してゲート回路２１，３
１，４１へ出力する。
同期回路１から出力される同期状態信号Ｓｓが供給さ
れ、他方の入力端ｂには、外部から‘Ｈ’レベル固定の
信号が供給されている。そして、外部から選択信号Ｓｃ
を受けていずれか一方を選択してゲート回路２１，３
１，４１へ出力する。
【００８０】スイッチ回路６が入力端ａを選択したとき
は、同期状態信号Ｓｓは有効となって第１の実施形態と
同じになるが、スイッチ回路６が入力端ｂを選択したと
きは、同期状態信号Ｓｓは無効となり、常に‘Ｈ’レベ
ルの信号がゲート回路２１，３１，４１へ出力される。
従って、スイッチ回路６を操作することにより従同期回
路２，３，４を主同期回路１に関係なく個別に動作させ
ることができる。
は、同期状態信号Ｓｓは有効となって第１の実施形態と
同じになるが、スイッチ回路６が入力端ｂを選択したと
きは、同期状態信号Ｓｓは無効となり、常に‘Ｈ’レベ
ルの信号がゲート回路２１，３１，４１へ出力される。
従って、スイッチ回路６を操作することにより従同期回
路２，３，４を主同期回路１に関係なく個別に動作させ
ることができる。
【００８１】なお、この第７の実施形態は、第１から第
６の実施形態にそれぞれ適用できる。
６の実施形態にそれぞれ適用できる。
【００８２】
【発明の効果】以上説明したように本発明によれば、複
数の同期回路の内の一つ（主同期回路）を最初に動作さ
せ、主同期回路が同期状態あるいはプレシンク状態に遷
移した後に、他の複数の同期回路（従同期回路）へ主信
号および動作クロックの少なくとも一方を供給して動作
開始させることにより、回線断や複数のチャンネルに障
害が発生しても、全体の消費電力を低減できる。
数の同期回路の内の一つ（主同期回路）を最初に動作さ
せ、主同期回路が同期状態あるいはプレシンク状態に遷
移した後に、他の複数の同期回路（従同期回路）へ主信
号および動作クロックの少なくとも一方を供給して動作
開始させることにより、回線断や複数のチャンネルに障
害が発生しても、全体の消費電力を低減できる。
【００８３】また、従同期回路の動作開始に際し、次の
同期パターンが入力してくるまでのの時間内で従同期回
路の動作開始を遅延させることにより、更に低消費電力
化が可能となる。
同期パターンが入力してくるまでのの時間内で従同期回
路の動作開始を遅延させることにより、更に低消費電力
化が可能となる。
【００８４】また、主信号の同期パターン近傍だけを従
同期回路へ供給して動作させることにより、低消費電力
化および誤同期の防止をすることができる。
同期回路へ供給して動作させることにより、低消費電力
化および誤同期の防止をすることができる。
【００８５】更に、主同期回路は同期パターンを１回検
出したときにハンチング状態からプレシンク状態に遷移
したと判定し、プレシンク状態に遷移した後に同期パタ
ーンをｎ回（ｎは２以上の整数）連続して検出したとき
に同期状態に遷移したと判定する場合、従同期回路が動
作開始して同期パターンを１回検出したときにハンチン
グ状態からプレシンク状態に遷移したと判定し、プレシ
ンク状態に遷移した後に同期パターンをｎ−１回連続し
て検出したときに同期状態に遷移したと判定することに
より、主同期回路と従同期回路とを同じフレームで同期
確立させることができる。
出したときにハンチング状態からプレシンク状態に遷移
したと判定し、プレシンク状態に遷移した後に同期パタ
ーンをｎ回（ｎは２以上の整数）連続して検出したとき
に同期状態に遷移したと判定する場合、従同期回路が動
作開始して同期パターンを１回検出したときにハンチン
グ状態からプレシンク状態に遷移したと判定し、プレシ
ンク状態に遷移した後に同期パターンをｎ−１回連続し
て検出したときに同期状態に遷移したと判定することに
より、主同期回路と従同期回路とを同じフレームで同期
確立させることができる。
【００８６】また更に、従同期回路へ供給する主信号お
よび動作クロックを制御するために、主同期回路から出
力される信号の有効／無効を選択できるスイッチ回路を
設けることにより、従同期回路を個別に動作させること
ができる。
よび動作クロックを制御するために、主同期回路から出
力される信号の有効／無効を選択できるスイッチ回路を
設けることにより、従同期回路を個別に動作させること
ができる。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】本発明の第１の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図４】本発明の第２の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図５】本発明の第３の実施形態を示すブロック図であ
る。
る。
【図６】本発明の第４の実施形態を示すブロック図であ
る。
る。
【図７】本発明の第４の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図８】本発明の第５の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図９】本発明の第６の実施形態を示すブロック図であ
る。
る。
【図１０】本発明の第７の実施形態を示すブロック図で
ある。
ある。
【図１１】同期回路が同期確立するまでの状態遷移を示
す図である。
す図である。
【図１２】従来例を示すブロック図である。
【図１３】主信号の構成例を示す図である。
１，１１ 主同期回路 ２，３，４ 従同期回路 ５ ゲート制御回路 ６ スイッチ回路 ２１，３１，４１ ゲート回路 ２２，３２，４２ ゲート回路 ＣＬ１１，ＣＬ１２，ＣＬ１３，ＣＬ１４ 動作クロ
ック ＣＬ２１，ＣＬ３１，ＣＬ４１ 動作クロック Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４ 主信号 Ｄ２１，Ｄ３１，Ｄ４１ 主信号 Ｓｃ 選択信号 Ｓｇ ゲート制御信号 Ｓｓ 同期状態信号 Ｓｐ 同期パターンタイミング位置信号
ック ＣＬ２１，ＣＬ３１，ＣＬ４１ 動作クロック Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４ 主信号 Ｄ２１，Ｄ３１，Ｄ４１ 主信号 Ｓｃ 選択信号 Ｓｇ ゲート制御信号 Ｓｓ 同期状態信号 Ｓｐ 同期パターンタイミング位置信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田邊 俊之 神奈川県川崎市中原区小杉町一丁目403番 地 日本電気テレコムシステム株式会社内 Ｆターム(参考） 5K047 AA05 HH01 HH12 MM53
Claims (13)
- 【請求項１】 フレームに含まれる同期パターンがほぼ
同じタイミングの複数の主信号およびその動作クロック
をそれぞれ受けて同期を確立する複数の同期回路を備え
るフレーム同期検出回路において、前記複数の同期回路
の内の一つの主同期回路が同期状態あるいはプレシンク
状態に遷移した後、前記複数の同期回路の内の他の従同
期回路を動作開始させる手段を有することを特徴とする
フレーム同期検出回路。 - 【請求項２】 前記従同期回路へ前記主信号およびその
動作クロックの少なくとも一方を制御して供給すること
により動作開始させることを特徴とする請求項１記載の
フレーム同期検出回路。 - 【請求項３】 前記主同期回路は、前記同期パターンを
１回検出したときにハンチング状態からプレシンク状態
に遷移したと判定し、その後前記同期パターンをｎ回
（ｎは２以上の整数）連続して検出したときに同期状態
に遷移したと判定し；前記従同期回路は、動作開始後に
前記同期パターンを１回検出したときにハンチング状態
からプレシンク状態に遷移したと判定し、その後前記同
期パターンをｎ−１回連続して検出したときに同期状態
に遷移したと判定することを特徴とする請求項１または
２記載のフレーム同期検出回路。 - 【請求項４】 前記主同期回路が同期状態あるいはプレ
シンク状態に遷移した後、次の同期パターンが入力して
くるまでの時間内で前記従同期回路の動作開始を遅延さ
せる手段を有することを特徴とする請求項１，２または
３記載のフレーム同期検出回路。 - 【請求項５】 前記主信号の同期パターン近傍だけを前
記従同期回路へそれぞれ供給する手段を有していること
を特徴とする請求項１，２または３記載のフレーム同期
検出回路。 - 【請求項６】 フレームに含まれる同期パターンがほぼ
同じタイミングの複数の主信号およびその動作クロック
をそれぞれ受けて同期を確立する複数の同期回路を備え
るフレーム同期検出回路において、前記複数の主信号お
よびその動作クロックの各一つを受けて前記同期パター
ンを検出し同期確立したときに同期状態信号を出力する
前記複数の同期回路の内の一つの主同期回路と、この主
同期回路に供給される動作クロックを除く他の動作クロ
ックをそれぞれ受け前記同期状態信号に応じて供給制御
するゲート回路と、前記主同期回路に供給される主信号
を除く他の主信号および前記ゲート回路を介してそれぞ
れ供給される動作クロックに基づき動作を開始する前記
複数の同期回路の内の他の従同期回路とを有しているこ
とを特徴とするフレーム同期検出回路。 - 【請求項７】 フレームに含まれる同期パターンがほぼ
同じタイミングの複数の主信号およびその動作クロック
をそれぞれ受けて同期を確立する複数の同期回路を備え
るフレーム同期検出回路において、前記複数の主信号お
よびその動作クロックの各一つを受けて前記同期パター
ンを検出し同期確立したときに同期状態信号を出力する
前記複数の同期回路の内の一つの主同期回路と、この主
同期回路に供給される主信号を除く他の主信号をそれぞ
れ受け前記同期状態信号に応じて供給制御するゲート回
路と、前記主同期回路に供給される動作クロックを除く
他の動作クロックおよび前記ゲート回路を介してそれぞ
れ供給される主信号に基づき動作を開始する前記複数の
同期回路の内の他の従同期回路とを有していることを特
徴とするフレーム同期検出回路。 - 【請求項８】 フレームに含まれる同期パターンがほぼ
同じタイミングの複数の主信号およびその動作クロック
をそれぞれ受けて同期を確立する複数の同期回路を備え
るフレーム同期検出回路において、前記複数の主信号お
よびその動作クロックの各一つを受けて前記同期パター
ンを検出し同期確立したときに同期状態信号を出力する
前記複数の同期回路の内の一つの主同期回路と、この主
同期回路に供給される動作クロックを除く他の動作クロ
ックをそれぞれ受けて前記同期状態信号に応じて供給制
御する第１のゲート回路と、前記主同期回路に供給され
る主信号を除く他の主信号をそれぞれ受け前記同期状態
信号に応じて供給制御する第２のゲート回路と、前記第
１のゲート回路および前記第２のゲート回路を介してそ
れぞれ供給される動作クロックおよび主信号に基づき動
作を開始する前記複数の同期回路の内の他の従同期回路
とを有していることを特徴とするフレーム同期検出回
路。 - 【請求項９】 フレームに含まれる同期パターンがほぼ
同じタイミングの複数の主信号およびその動作クロック
をそれぞれ受けて同期を確立する複数の同期回路を備え
るフレーム同期検出回路において、前記複数の主信号お
よびその動作クロックの各一つを受けて前記同期パター
ンを検出し同期確立した後に前記同期パターン近傍を示
すタイミング位置信号を出力する前記複数の同期回路の
内の一つの主同期回路と、この主同期回路に供給される
主信号を除く他の主信号をそれぞれ受け前記同期パター
ン近傍を示すタイミング位置信号に応じて供給制御する
ゲート回路と、前記主同期回路に供給される動作クロッ
クを除く他の動作クロックおよび前記ゲート回路を介し
てそれぞれ供給される前記同期パターン近傍に限定され
る主信号に基づき動作を開始する前記複数の同期回路の
内の他の従同期回路とを有していることを特徴とするフ
レーム同期検出回路。 - 【請求項１０】 前記主同期回路が、前記同期パターン
を１回検出したときにハンチング状態からプレシンク状
態に遷移したと判定し、前記プレシンク状態に遷移した
後に前記同期パターンをｎ回（ｎは２以上の整数）連続
して検出したときに同期状態に遷移したと判定する場
合、前記主同期回路は前記プレシンク状態に遷移したと
きに前記ゲート回路へ信号を出力することを特徴とする
請求項６，７，８，９記載のフレーム同期検出回路。 - 【請求項１１】 前記主同期回路が、前記同期パターン
を１回検出したときにハンチング状態からプレシンク状
態に遷移したと判定し、前記プレシンク状態に遷移した
後に前記同期パターンをｎ回（ｎは２以上の整数）連続
して検出したときに同期状態に遷移したと判定する場
合、前記従同期回路は、前記同期パターンを１回検出し
たときにハンチング状態からプレシンク状態に遷移した
と判定し、前記プレシンク状態に遷移した後に前記同期
パターンをｎ−１回連続して検出したときに同期状態に
遷移したと判定することを特徴とする請求項１０記載の
フレーム同期検出回路。 - 【請求項１２】 前記主同期回路は、前記ゲート回路へ
信号を出力するに際して次の同期パターンが入力してく
るまでの時間内で遅延させることを特徴とする請求項
６，７，８，１０記載のフレーム同期検出回路。 - 【請求項１３】 前記主同期回路が前記ゲート回路へ出
力する信号の有効／無効を選択できるスイッチ回路を有
することを特徴とする請求項６，７，８，９，１０記載
のフレーム同期検出回路。
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|---|---|---|---|
| JP2001159340A JP2002353949A (ja) | 2001-05-28 | 2001-05-28 | フレーム同期検出回路 |
| US10/152,623 US20020175721A1 (en) | 2001-05-28 | 2002-05-23 | Frame synchronism detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159340A JP2002353949A (ja) | 2001-05-28 | 2001-05-28 | フレーム同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353949A true JP2002353949A (ja) | 2002-12-06 |
Family
ID=19002941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001159340A Pending JP2002353949A (ja) | 2001-05-28 | 2001-05-28 | フレーム同期検出回路 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2002353949A (ja) |
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-
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- 2001-05-28 JP JP2001159340A patent/JP2002353949A/ja active Pending
-
2002
- 2002-05-23 US US10/152,623 patent/US20020175721A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
| US20020175721A1 (en) | 2002-11-28 |
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