JPS61140241A - フレ−ム同期復帰方式 - Google Patents
フレ−ム同期復帰方式Info
- Publication number
- JPS61140241A JPS61140241A JP59263378A JP26337884A JPS61140241A JP S61140241 A JPS61140241 A JP S61140241A JP 59263378 A JP59263378 A JP 59263378A JP 26337884 A JP26337884 A JP 26337884A JP S61140241 A JPS61140241 A JP S61140241A
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- JP
- Japan
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- gate
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- inhibit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジクル通信に於ける多重・分離装置のフレ
ーム同期方式に関するものである。
ーム同期方式に関するものである。
従来のフレーム同期検出回路は周波数が高くなると動作
不安定となることがあり、此の改善が強く望まれていた
。
不安定となることがあり、此の改善が強く望まれていた
。
第３図は本明細書で取り扱うフレーム・パターンの構成
を示す図である。
を示す図である。
第３図に於いて、Ｆｏ、Ｆ＋ は共に４ビットで同期信
号、ｇはデータ信号である。
号、ｇはデータ信号である。
第４図は従来のフレーム同期回路の一例を示す図である
。
。
図中、１はシフトレジスタ、２はゲート回路、３は不一
致検出回路、４ば同期保護回路、５はフレームカウンタ
、６はインヒビットゲート、７は１／４分周回路、８は
レジスタである。尚以下全図を通じ同一記号は同一対象
物を表す。
致検出回路、４ば同期保護回路、５はフレームカウンタ
、６はインヒビットゲート、７は１／４分周回路、８は
レジスタである。尚以下全図を通じ同一記号は同一対象
物を表す。
高次群人力データがシフトレジスタ１に入る。
此の高次群人力データのフレーム同期パターンの構成は
第３図に示す様に同期信号Ｆ。、データ信号ｇ、同期信
号ＦＩ、及びデータ信号ｇからなり、同期信号Ｆ０が例
えば（００１１）であれば、同期信号Ｆ１は（１１００
）と反対符号で構成される。
第３図に示す様に同期信号Ｆ。、データ信号ｇ、同期信
号ＦＩ、及びデータ信号ｇからなり、同期信号Ｆ０が例
えば（００１１）であれば、同期信号Ｆ１は（１１００
）と反対符号で構成される。
データ信号ｇには４個のＣＨの低次群人力データが含ま
れ、第１Ｃ）ｌから時間Ｔ０遅延して第２ＣＨが配列さ
れ、更に時間Ｔ０遅延して第３ＣＨが配列され、更に時
間Ｔ０遅延して第４ＣＨが配列され、更に時間Ｔｏ’遅
延して第１ＣＨが配列される。
れ、第１Ｃ）ｌから時間Ｔ０遅延して第２ＣＨが配列さ
れ、更に時間Ｔ０遅延して第３ＣＨが配列され、更に時
間Ｔ０遅延して第４ＣＨが配列され、更に時間Ｔｏ’遅
延して第１ＣＨが配列される。
此の様な高次群入力データがシフトレジスタｌに入ると
、ゲート回路２により所定の同期信号であるか否かを調
べ、不一致の時は同期保護を取った後インヒビノドゲー
ト６によりクロックｆ０を１ビットだけインヒビノドし
、１／４分周回路７を駆動する。フレームカウンタ５が
１フレ一ム分をカウントすると再びゲート回路２を開き
、シフトレジスタ１の内容が所定の同期信号であるか否
かを調べ、此の手順を繰り返して同期信号を検出する。
、ゲート回路２により所定の同期信号であるか否かを調
べ、不一致の時は同期保護を取った後インヒビノドゲー
ト６によりクロックｆ０を１ビットだけインヒビノドし
、１／４分周回路７を駆動する。フレームカウンタ５が
１フレ一ム分をカウントすると再びゲート回路２を開き
、シフトレジスタ１の内容が所定の同期信号であるか否
かを調べ、此の手順を繰り返して同期信号を検出する。
上記第４図の回路は周知の同期検出回路で、ゲート回路
２、及びインヒビノドゲート６に関する回路部分は高速
度のクロックｒ、で動作する必要がある。
２、及びインヒビノドゲート６に関する回路部分は高速
度のクロックｒ、で動作する必要がある。
第５図は従来のフレーム同期回路の別の一例を示す図で
ある。
ある。
第６図は第５図の回路動作を説明する図である。
図中、１０はレジスタ、１】は遅延回路、１２〜１５は
ゲート回路、１６はオア回路、１７は選択制御回路、１
８はＣＨ選択回路である。
ゲート回路、１６はオア回路、１７は選択制御回路、１
８はＣＨ選択回路である。
此の回路では前例と異なり、シフトレジスタ１に入った
高次群入力データをレジスタ１０により、任意の位相で
直列／並列変換した後フレーム同期パターンを検出する
為、並列に変換した後の第２〜第４の並列信号を高次群
クロックｆ。Ｆ！Ａ算で４タイムスロット分だけ遅延す
る。
高次群入力データをレジスタ１０により、任意の位相で
直列／並列変換した後フレーム同期パターンを検出する
為、並列に変換した後の第２〜第４の並列信号を高次群
クロックｆ。Ｆ！Ａ算で４タイムスロット分だけ遅延す
る。
即ち、レジスタＩＯの出力ＤＩは其の（ａ ＣＨＪ沢回
路１８のｄへ入力する。
路１８のｄへ入力する。
レジスタ１０の出力Ｄ２は其の（ＩｃＨ選択回路１８の
Ｃへ、遅延回路１１により４ Ｔ ｏ遅延した出力Ｄ２
′はＣＨｉＩ！ｔＭ回路１８のｅへ入力する。
Ｃへ、遅延回路１１により４ Ｔ ｏ遅延した出力Ｄ２
′はＣＨｉＩ！ｔＭ回路１８のｅへ入力する。
レジスタ１０の出力Ｄ３は其の侭ＣＨ選択回路１８のｂ
へ、遅延回路１１により４Ｔｏ遅延した出力Ｄ３°はＣ
Ｈ選択回路１８のｆへ入力する。
へ、遅延回路１１により４Ｔｏ遅延した出力Ｄ３°はＣ
Ｈ選択回路１８のｆへ入力する。
レジスタ１０の出力Ｄ４は其の（ｆＪｃＨ選択回路工８
のａへ、遅延回路１１により４Ｔ、遅延した出力Ｄ４′
はＣＨ選択回路１８のｇへ入力する。
のａへ、遅延回路１１により４Ｔ、遅延した出力Ｄ４′
はＣＨ選択回路１８のｇへ入力する。
高次群入力データ列上で此の様にして出来た７ビット分
に相当する並列信号をゲート回路１２〜１５により監視
して同期パターンを検出する。此の場合不一致回路３、
同期保護回路４、フレームカウンタ５、及びインヒビノ
ドゲート６は第４図の場合と同じ様に動作する。
に相当する並列信号をゲート回路１２〜１５により監視
して同期パターンを検出する。此の場合不一致回路３、
同期保護回路４、フレームカウンタ５、及びインヒビノ
ドゲート６は第４図の場合と同じ様に動作する。
本回路ではフレームパルス受信時にはゲート回路１２〜
１５の何れかに同期信号Ｆ０、同期信号Ｆ１が検出され
ているので、これでＣＨ選択回路１８を制御して正規の
ＣＨ順に揃えることが出来る。例えばＤ３’ がＣＨＩ
とすれば、Ｄ４″がＣＨ２、ＤＩがＣＨ３、Ｄ２がＣＨ
４となる。
１５の何れかに同期信号Ｆ０、同期信号Ｆ１が検出され
ているので、これでＣＨ選択回路１８を制御して正規の
ＣＨ順に揃えることが出来る。例えばＤ３’ がＣＨＩ
とすれば、Ｄ４″がＣＨ２、ＤＩがＣＨ３、Ｄ２がＣＨ
４となる。
尚第６図ｆａｔ、（ｂｌ、（Ｃ１、及び（ｄｌはデータ
を４ビット毎に区切った例を示し、（ｅｌはデータを示
す。
を４ビット毎に区切った例を示し、（ｅｌはデータを示
す。
更に（ｆｌ〜（１）は前記７ビット分に相当する並列信
号を夫々示す。
号を夫々示す。
以上の説明から判る様に第４図に示す従来の回路はゲー
ト回路２ば高次群クロックｆ０で動作しなければならず
、インヒビノドゲート６は高次群クロックｆ、をｌビッ
トだけインヒビノドしなければならないと云う欠点があ
り、又第５図に示す従来の回路は高次群クロックｒ０の
１／４の周波数で動作を行う多数のゲート回路１２〜１
５を使用しなければならず、此の事は高次群クロックｆ
。が例えば１．６ Ｇの様な高い周波数の場合には動作
安定度、回路規模の点で問題を生ずると云う欠点があっ
た。
ト回路２ば高次群クロックｆ０で動作しなければならず
、インヒビノドゲート６は高次群クロックｆ、をｌビッ
トだけインヒビノドしなければならないと云う欠点があ
り、又第５図に示す従来の回路は高次群クロックｒ０の
１／４の周波数で動作を行う多数のゲート回路１２〜１
５を使用しなければならず、此の事は高次群クロックｆ
。が例えば１．６ Ｇの様な高い周波数の場合には動作
安定度、回路規模の点で問題を生ずると云う欠点があっ
た。
本発明の目的は上記従来方式の欠点を除去し、回路規模
が小さく且つ動作安定度の高いフレーム同期復帰方式を
提供することである。
が小さく且つ動作安定度の高いフレーム同期復帰方式を
提供することである。
Ｃ問題点を解決するための手段〕
問題点を解決するための手段は、ディジタル伝送装置の
フレーム同期に於いて、受信信号を複数ｎ木の低次群信
号に分離する直列−並列変換回路、並列変換された前記
複数１本の低次群信号によりフレーム同期をとる並列検
出形フレーム同期回路、インヒビノドしたクロ・ツク数
を計数する計数回路、及び前記計数回路の計常値が予め
設定された値以上になると前記直列−並列変換回路のク
ロックをｌビットだけインヒビノドするクロック禁止回
路を有することにより達成される。
フレーム同期に於いて、受信信号を複数ｎ木の低次群信
号に分離する直列−並列変換回路、並列変換された前記
複数１本の低次群信号によりフレーム同期をとる並列検
出形フレーム同期回路、インヒビノドしたクロ・ツク数
を計数する計数回路、及び前記計数回路の計常値が予め
設定された値以上になると前記直列−並列変換回路のク
ロックをｌビットだけインヒビノドするクロック禁止回
路を有することにより達成される。
Ｃ作用〕
本発明に依ると高次群クロック「。で動作する回路はイ
ンヒビノドゲート１個のみであり、且つ高次群クロック
ｒ０の１／４の周波数で動作するゲート回路も少ないの
で回路規模が小さく且つ動作安定度の高いフレーム同期
復帰方式を実現出来ると云う効果が生まれる。
ンヒビノドゲート１個のみであり、且つ高次群クロック
ｒ０の１／４の周波数で動作するゲート回路も少ないの
で回路規模が小さく且つ動作安定度の高いフレーム同期
復帰方式を実現出来ると云う効果が生まれる。
第１図は本発明に依るフレーム同期回路の一実施例を示
す図である。
す図である。
第２図は第１図の回路の動作の説明図である。
図中、２０はゲート回路、２１はインヒビ、トゲート、
２２はインバータ、２３はインヒビットゲート、２４は
フレームカウンタ、２５はインヒビノドパルス発生回路
である。
２２はインバータ、２３はインヒビットゲート、２４は
フレームカウンタ、２５はインヒビノドパルス発生回路
である。
以下図に従って本発明の詳細な説明する。
高次群人力データはシフトレジスタ１に入り、直列／並
列変換されてレジスタ１０に入る。
列変換されてレジスタ１０に入る。
一方高次群クロックｆ０はインヒビットゲート６を通っ
て１／４分周回路７で１／４分周され、レジスタ１０を
駆動する。又インヒビットゲー）２１を介してフレーム
カウンタ５を、インヒビットゲート２３を介してフレー
ムカウンタ２４を夫々駆動する。
て１／４分周回路７で１／４分周され、レジスタ１０を
駆動する。又インヒビットゲー）２１を介してフレーム
カウンタ５を、インヒビットゲート２３を介してフレー
ムカウンタ２４を夫々駆動する。
レジスタ１０の出力はゲート回路２０により同期パター
ンであるか否かが調べられる。尚ゲート回路２０は明ら
かに高次群クロックｆ。の１／４の速度で動作する。
ンであるか否かが調べられる。尚ゲート回路２０は明ら
かに高次群クロックｆ。の１／４の速度で動作する。
ゲート回路２０に於いて不一致の時は不一致検出回路３
は不一致信号を同期保護回路４、インバータ２２、及び
インヒビ７トゲート２３を介してフレームカウンタ２４
に送り、フレームカウンタ２４は不一致回数をカウント
し、所定の回数カウント（ｌフレーム分）すると、其の
検出位置は同期ビットの位置でないと判定し、インヒビ
ノドパルス発生回路２５を駆動してインヒビットゲート
６を動作させて１ビット位置をづらす。
は不一致信号を同期保護回路４、インバータ２２、及び
インヒビ７トゲート２３を介してフレームカウンタ２４
に送り、フレームカウンタ２４は不一致回数をカウント
し、所定の回数カウント（ｌフレーム分）すると、其の
検出位置は同期ビットの位置でないと判定し、インヒビ
ノドパルス発生回路２５を駆動してインヒビットゲート
６を動作させて１ビット位置をづらす。
以上の動作を繰り返している内、ゲート回路２０から一
致信号が出ると不一致検出回路３は一敗信号を同期保護
回路４、インヒビットゲート２１を介してフレームカウ
ンタ５に送り、フレームカウンタ５は次の検出位置の時
に再び不一致検出回路３を駆動し、次も一致信号が出て
いるか否かを調べ、一致信号が出ている時は同期保護回
路４により同期状態に入る。
致信号が出ると不一致検出回路３は一敗信号を同期保護
回路４、インヒビットゲート２１を介してフレームカウ
ンタ５に送り、フレームカウンタ５は次の検出位置の時
に再び不一致検出回路３を駆動し、次も一致信号が出て
いるか否かを調べ、一致信号が出ている時は同期保護回
路４により同期状態に入る。
上記動作を第２図に図示する。第２図（ａｌに示す様に
１フレームはＮピントで構成される。
１フレームはＮピントで構成される。
第２図（ａ）の最初の４ビット〔（１）で示す〕は同期
信号Ｆ、（００１１）であり、（２）はＣＨＩのデータ
で、（３）はＣＨＩのデータである。（Ｎ／ ８ ）は
同期信号Ｆ、（１１００）であり、（ｎ−１）はＣＨ３
のデータであり、（Ｎ／４ ）はＣＨ４のデータである
。
信号Ｆ、（００１１）であり、（２）はＣＨＩのデータ
で、（３）はＣＨＩのデータである。（Ｎ／ ８ ）は
同期信号Ｆ、（１１００）であり、（ｎ−１）はＣＨ３
のデータであり、（Ｎ／４ ）はＣＨ４のデータである
。
合筆２図（ａ）に示す信号が第２図（ｂｌに示す様に区
切られてレジスタ１０に入ったとする。其の時の信号を
（１）Ｉ、次に入る信号を（２）１ ・・・・（Ｎ／４
）、とする。此の場合にはゲート回路２゜から不一致信
号が出るので、（１）、−（２）。
切られてレジスタ１０に入ったとする。其の時の信号を
（１）Ｉ、次に入る信号を（２）１ ・・・・（Ｎ／４
）、とする。此の場合にはゲート回路２゜から不一致信
号が出るので、（１）、−（２）。
・・・・ （Ｎ／４）、と１フレーム経過するとインヒ
ビ７トゲート６で１ビットづらす。
ビ７トゲート６で１ビットづらす。
次は第２図（Ｃ１に示す様に（１）！−（２）！ ・
・・・ （Ｎ／４）ｔの順にレジスタｌＯに入る。此の
場合にもゲート回路２０から不一致信号が出るので１フ
レーム経過するとインヒビ７トゲート６で１ビットづら
す。
・・・ （Ｎ／４）ｔの順にレジスタｌＯに入る。此の
場合にもゲート回路２０から不一致信号が出るので１フ
レーム経過するとインヒビ７トゲート６で１ビットづら
す。
次は第２図（ｄｌに示す様に（１） ｓ −（２） ｓ
・・・・ （Ｎ／４）３の順にレジスタ１０に入る
。此の場合にもゲート回路２０から不一致信号が出るの
で１フレーム経過するとインヒビットゲート６で１ビッ
トづらす。
・・・・ （Ｎ／４）３の順にレジスタ１０に入る
。此の場合にもゲート回路２０から不一致信号が出るの
で１フレーム経過するとインヒビットゲート６で１ビッ
トづらす。
次は第２図（ｅ）に示す様に同期信号Ｆ、（００１１）
がレジスタ１０に入るのでゲート回路２０から一敗信号
が出る。
がレジスタ１０に入るのでゲート回路２０から一敗信号
が出る。
以上詳細に説明した様に本発明によれば、回路規模が小
さく且つ動作安定度の高いフレーム同期復帰方式を実現
出来ると云う大きい効果がある。
さく且つ動作安定度の高いフレーム同期復帰方式を実現
出来ると云う大きい効果がある。
第１図は本発明に依るフレーム同期回路の一実施例を示
す図である。 第２図は第１図の回路の動作の説明図である。 第３図は本明細書で取り扱うフレーム・パターンの構成
を示す図である。 第４図は従来のフレーム同期回路の一例を示す図である
。 第５図は従来のフレーム同期回路の別の一例を示す図で
ある。 第６図は第５図の回路動作を説明する図である。 図中、１はシフトレジスタ、２はゲート回路、３は不一
致検出回路、４は同期保護回路、５はフレームカウンタ
、６はインヒビットゲート、７は１／４分周回路、８は
レジスタ、１０はレジスタ、１１は遅延回路、１２〜１
５はゲート回路、１６はオア回路、１７は選択制御回路
、１８はＣＨ選択回路、２０はゲート回路、２１はイン
ヒビフトゲート、２２はインバータ、２３はインヒビッ
トゲート、２４ハフレームカウンタ、２５はインヒビン
トパルス発生回路である。 ｙ６１ 図 第 ３ 図 第４図
す図である。 第２図は第１図の回路の動作の説明図である。 第３図は本明細書で取り扱うフレーム・パターンの構成
を示す図である。 第４図は従来のフレーム同期回路の一例を示す図である
。 第５図は従来のフレーム同期回路の別の一例を示す図で
ある。 第６図は第５図の回路動作を説明する図である。 図中、１はシフトレジスタ、２はゲート回路、３は不一
致検出回路、４は同期保護回路、５はフレームカウンタ
、６はインヒビットゲート、７は１／４分周回路、８は
レジスタ、１０はレジスタ、１１は遅延回路、１２〜１
５はゲート回路、１６はオア回路、１７は選択制御回路
、１８はＣＨ選択回路、２０はゲート回路、２１はイン
ヒビフトゲート、２２はインバータ、２３はインヒビッ
トゲート、２４ハフレームカウンタ、２５はインヒビン
トパルス発生回路である。 ｙ６１ 図 第 ３ 図 第４図
Claims (1)
- ディジタル伝送装置のフレーム同期に於いて、受信信号
を複数ｎ本の低次群信号に分離する直列→並列変換回路
、並列変換された前記複数ｎ本の低次群信号によりフレ
ーム同期をとる並列検出形フレーム同期回路、インヒビ
ットしたクロック数を計数する計数回路、及び前記計数
回路の計数値が予め設定された値以上になると前記直列
→並列変換回路のクロックを１ビットだけインヒビット
するクロック禁止回路を有することを特徴とするフレー
ム同期復帰方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263378A JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263378A JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61140241A true JPS61140241A (ja) | 1986-06-27 |
| JPH0426259B2 JPH0426259B2 (ja) | 1992-05-06 |
Family
ID=17388654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263378A Granted JPS61140241A (ja) | 1984-12-13 | 1984-12-13 | フレ−ム同期復帰方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140241A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131627A (ja) * | 1986-11-20 | 1988-06-03 | Aihon Kk | Ｐｗｍ時分割多重伝送装置 |
| EP0302112A1 (en) * | 1986-08-30 | 1989-02-08 | Fujitsu Limited | Multiplex dividing apparatus in a synchronous multiplexing system |
| JPH01138831A (ja) * | 1987-09-25 | 1989-05-31 | Nec Corp | フレーム同期回路 |
| US4978329A (en) * | 1987-12-08 | 1990-12-18 | Toyota Jidosha Kabushiki Kaisha | Limited slip differential |
-
1984
- 1984-12-13 JP JP59263378A patent/JPS61140241A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0302112A1 (en) * | 1986-08-30 | 1989-02-08 | Fujitsu Limited | Multiplex dividing apparatus in a synchronous multiplexing system |
| JPS63131627A (ja) * | 1986-11-20 | 1988-06-03 | Aihon Kk | Ｐｗｍ時分割多重伝送装置 |
| JPH01138831A (ja) * | 1987-09-25 | 1989-05-31 | Nec Corp | フレーム同期回路 |
| US4978329A (en) * | 1987-12-08 | 1990-12-18 | Toyota Jidosha Kabushiki Kaisha | Limited slip differential |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426259B2 (ja) | 1992-05-06 |
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