JPS62276935A - 多重化装置 - Google Patents
多重化装置Info
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- JPS62276935A JPS62276935A JP62000716A JP71687A JPS62276935A JP S62276935 A JPS62276935 A JP S62276935A JP 62000716 A JP62000716 A JP 62000716A JP 71687 A JP71687 A JP 71687A JP S62276935 A JPS62276935 A JP S62276935A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は、複数の低次群信号を時分割多重化して高次
群信号を出力したり、逆に高次群信号を複数の低次群信
号に分離する多重化装置に関するものである。
群信号を出力したり、逆に高次群信号を複数の低次群信
号に分離する多重化装置に関するものである。
現在、光通信システムでは、伝送する信号速度が、４０
５ Ｍｂｐｓ、 ８１０ Ｍｂｐｓと超高速化されて
きており、このような超高速の高次群信号を得るための
多重化装置が実用されている。
５ Ｍｂｐｓ、 ８１０ Ｍｂｐｓと超高速化されて
きており、このような超高速の高次群信号を得るための
多重化装置が実用されている。
このような多重化装置では、複数の低次群信号を二度に
多重化するのではなく、−担複数の中速度の信号に多重
化した後、これら中速度の信号をさらに多重化して高次
群信号を出力している。分離する場合も同様である。ま
た、このような多重化装置をＬＳＩ化するためには信号
速度に対応した機能単位にＬＳＩ化することになる。
多重化するのではなく、−担複数の中速度の信号に多重
化した後、これら中速度の信号をさらに多重化して高次
群信号を出力している。分離する場合も同様である。ま
た、このような多重化装置をＬＳＩ化するためには信号
速度に対応した機能単位にＬＳＩ化することになる。
その場合、高次群信号処理用のＬＳＩは高速クロック信
号で動作し、中速度の信号処理用のＬＳＩは中速クロッ
ク信号で動作し、低次群信号処理用のＬＳＩは低速クロ
ック信号で動作することになる。
号で動作し、中速度の信号処理用のＬＳＩは中速クロッ
ク信号で動作し、低次群信号処理用のＬＳＩは低速クロ
ック信号で動作することになる。
この低次群信号処理用のＬＳＩに於ける低速クロック信
号は、中速度信号処理用のＬＳＩに於ける中速クロック
信号を分周して形成され、この中速クロック信号は、高
速信号処理用のＬＳＩに於ける高速クロック信号を分周
して形成されるものである。第６図は、前述した多重化
装置の構成を示すブロック図であり、第７図は、各部の
動作タイミングを示すタイムチャートである。
号は、中速度信号処理用のＬＳＩに於ける中速クロック
信号を分周して形成され、この中速クロック信号は、高
速信号処理用のＬＳＩに於ける高速クロック信号を分周
して形成されるものである。第６図は、前述した多重化
装置の構成を示すブロック図であり、第７図は、各部の
動作タイミングを示すタイムチャートである。
第６図に示した多重化装置は９チヤンネルの４５Ｍｂｐ
ｓの低次群信号を多重化して、４０５ Ｍｂｐｓの高次
群信号を出力するものである。多重化する際には主信号
である各チャネルの低次群信号を同期化しフレームを構
成し、さらにフレーム同期信号や副信号を構成する監視
、制御用のサービスチャネルを挿入する必要がある。こ
れらの処理は４０５Ｍｂｐｓのような超高速になると簡
単には実現できない。このため第６図に示すように一担
、３チヤンネルの低次群信号を多重化して１３５ Ｍｂ
ｐｓの中速度の信号を作り、この段階で各チャネルの同
期化及びサービスチャネルの挿入を行い、その後中速度
の信号をインターリーブして４０５肚ρＳの高次群信号
を出力するのである。
ｓの低次群信号を多重化して、４０５ Ｍｂｐｓの高次
群信号を出力するものである。多重化する際には主信号
である各チャネルの低次群信号を同期化しフレームを構
成し、さらにフレーム同期信号や副信号を構成する監視
、制御用のサービスチャネルを挿入する必要がある。こ
れらの処理は４０５Ｍｂｐｓのような超高速になると簡
単には実現できない。このため第６図に示すように一担
、３チヤンネルの低次群信号を多重化して１３５ Ｍｂ
ｐｓの中速度の信号を作り、この段階で各チャネルの同
期化及びサービスチャネルの挿入を行い、その後中速度
の信号をインターリーブして４０５肚ρＳの高次群信号
を出力するのである。
第６図においては、４０５ Ｍｂｐｓの高次群信号を作
成する多重化部ＭＵＸ２には、発振器ｏｓｃ４から４０
５ Ｍｂｐｓの高速の動作クロックが供給され、１３５
Ｍｂｐｓの中速度の信号を作成する多重化部ＭＵＸＩ
には０５Ｃ４からの高速クロックを分周器Ｆ−ＤＩＶ５
により３分周した１ ３５ Ｍｂｐｓノ中速の動作クロ
ックが供給される。さらに、ＣＨＩ〜ＣＨ９の低次群信
号のインターフェース回路１１〜１９には、Ｆ−ＤＩＶ
５からの中速クロックをさらに分周器Ｆ−ＤＩＶ６によ
り３分周した４５Ｍｂｐｓの低速の動作クロックが供給
される。また、ＭＵＸＩにて、各低次群信号（ＣＨＩ〜
ＣＨ９）とともに多重化されるサービスチャネルの信号
（４０５Ｍｂｐｓの回線、中継器の監視、制御用の信号
）は、この場合７１０ ｋｂｐｓであり、このサービス
チャネルの信号は、サービスチャネル用多重化部Ｓ−Ｃ
ＨＭＵＸ３にて、６４ ｋｂｐｓの１１チヤネルのサー
ビス信号を多重化することによって作成される。そして
Ｓ−ＣＨＭＵＸ３の低速の動作クロックは分周器Ｆ−Ｄ
Ｉ Ｖ７により、Ｆ−ＤＩＶ６からの低速クロックを
６４分周することにより得られる。
成する多重化部ＭＵＸ２には、発振器ｏｓｃ４から４０
５ Ｍｂｐｓの高速の動作クロックが供給され、１３５
Ｍｂｐｓの中速度の信号を作成する多重化部ＭＵＸＩ
には０５Ｃ４からの高速クロックを分周器Ｆ−ＤＩＶ５
により３分周した１ ３５ Ｍｂｐｓノ中速の動作クロ
ックが供給される。さらに、ＣＨＩ〜ＣＨ９の低次群信
号のインターフェース回路１１〜１９には、Ｆ−ＤＩＶ
５からの中速クロックをさらに分周器Ｆ−ＤＩＶ６によ
り３分周した４５Ｍｂｐｓの低速の動作クロックが供給
される。また、ＭＵＸＩにて、各低次群信号（ＣＨＩ〜
ＣＨ９）とともに多重化されるサービスチャネルの信号
（４０５Ｍｂｐｓの回線、中継器の監視、制御用の信号
）は、この場合７１０ ｋｂｐｓであり、このサービス
チャネルの信号は、サービスチャネル用多重化部Ｓ−Ｃ
ＨＭＵＸ３にて、６４ ｋｂｐｓの１１チヤネルのサー
ビス信号を多重化することによって作成される。そして
Ｓ−ＣＨＭＵＸ３の低速の動作クロックは分周器Ｆ−Ｄ
Ｉ Ｖ７により、Ｆ−ＤＩＶ６からの低速クロックを
６４分周することにより得られる。
ＩＮＦＩＩ〜１９．Ｓ−ＣＨＭＵＸ３からはＭＵＸＩ、
ＭＵＸ２にて多重化するに際し必要となるビット位置情
報（タイミング信号）が出力されそれぞれＭＵＸＩ、Ｍ
ＵＸ２に入力される。即ち、各多重化装置ＭＵＸＩ、Ｍ
ＵＸ２．Ｓ−ＣＨＭＵＸ３及びＩＮＦＩＩ〜１９は同期
化した状態で動作しており、この動作の基準となるのが
、○ＳＣ４、Ｆ−ＤＩＶ５，６．７から供給されるクロ
ック信号である。
ＭＵＸ２にて多重化するに際し必要となるビット位置情
報（タイミング信号）が出力されそれぞれＭＵＸＩ、Ｍ
ＵＸ２に入力される。即ち、各多重化装置ＭＵＸＩ、Ｍ
ＵＸ２．Ｓ−ＣＨＭＵＸ３及びＩＮＦＩＩ〜１９は同期
化した状態で動作しており、この動作の基準となるのが
、○ＳＣ４、Ｆ−ＤＩＶ５，６．７から供給されるクロ
ック信号である。
ここで前述したように、ＭＵＸＩ、ＭＵＸ２゜Ｓ−ＣＨ
ＭＵＸ３．ｒＮＴＦ１１〜１９はそれぞれＬＳＩされた
ものであり、クロック信号は外部から供給される。そし
て各ＬＳ（の動作速度は全く異なっているが、同期した
状態で動作する必要があるため、クロック信号は基準と
なる０３Ｃ４のクロックを順次分周したクロックを用い
ることになる。
ＭＵＸ３．ｒＮＴＦ１１〜１９はそれぞれＬＳＩされた
ものであり、クロック信号は外部から供給される。そし
て各ＬＳ（の動作速度は全く異なっているが、同期した
状態で動作する必要があるため、クロック信号は基準と
なる０３Ｃ４のクロックを順次分周したクロックを用い
ることになる。
しかしながら、第６図に示した構成では、次のような問
題がある。第７図（１）のような０ＳＣ４の出力する基
準となる高速クロックをＦ−、ＤＩＶ５にて分周する場
合、信号の伝搬遅延及びＦ−Ｄ １■５の動作遅延（ａ
ｌを受け、Ｆ−ＤＩＶ５の出力は第７図（２）に示すよ
うに、０３Ｃ４の出力に比べ位相（クロックの立上り時
点）がａだけ遅れる。さらにＦ−ＤＩＶ５の出力を分周
したＦ−ＤＩＶ６の出力は、第７図（３）に示すように
、遅延（ｂ）が累積され０３Ｃ４の出力に比べ位相がａ
＋ｂだけ遅れる。従って、Ｆ−ＤＩＶ６からのクロック
信号を元に作成されｆＮＴＦｌｌかさ出力されるＣＨＩ
のタイミング信号１１１には、信号の伝搬遅延およびＩ
ＮＴＦＩＩの動作遅延（Ｃ）がさらに累積され第７図（
４）に示すように、０３Ｃ４の出力に比べａ＋ｂ＋Ｃだ
け位相が遅れる。同様に、Ｆ−ＤｒＶ６の出力を分周し
たＦ−ＤＩＶ７の出力にも遅延（ｂ゛）が累積され第７
図（５）の如くになり、さらにＦ−ＤＩＶ７からのクロ
ックを元に作成されＳ−ＣＨＭＵＸ３から出力されるサ
ービスチャネルのタイミング信号１１３にも遅延（Ｃ″
）が累積され、第７図（６）に示す如くになる。さらに
、ＭＵＸ １で作成されるタイミング信号１１１，１１
３を元にしたタイミング信号は、ＩＮＴＦＩＩの出力の
遅延（ａ＋ｂ＋ｃ）とＳ−ＣＨＭＵＸ３の出力の遅延（
ａ ＋ ｂ ＋ｂ’＋ｃ”）との両方の影響を含んだ遅
延（ａ＋ｂ″＋Ｃ″）に、信号の伝搬遅延とＭＵＸｌの
動作遅延（ｄｌが累積され第７図（７）に示す如くにな
る。そして、最終的に高次群信号を作成するＭＵＸ２内
部で用いられるタイミング信号は、第７図（８１に示す
ように、さらに遅延（ｅ）が累積される。
題がある。第７図（１）のような０ＳＣ４の出力する基
準となる高速クロックをＦ−、ＤＩＶ５にて分周する場
合、信号の伝搬遅延及びＦ−Ｄ １■５の動作遅延（ａ
ｌを受け、Ｆ−ＤＩＶ５の出力は第７図（２）に示すよ
うに、０３Ｃ４の出力に比べ位相（クロックの立上り時
点）がａだけ遅れる。さらにＦ−ＤＩＶ５の出力を分周
したＦ−ＤＩＶ６の出力は、第７図（３）に示すように
、遅延（ｂ）が累積され０３Ｃ４の出力に比べ位相がａ
＋ｂだけ遅れる。従って、Ｆ−ＤＩＶ６からのクロック
信号を元に作成されｆＮＴＦｌｌかさ出力されるＣＨＩ
のタイミング信号１１１には、信号の伝搬遅延およびＩ
ＮＴＦＩＩの動作遅延（Ｃ）がさらに累積され第７図（
４）に示すように、０３Ｃ４の出力に比べａ＋ｂ＋Ｃだ
け位相が遅れる。同様に、Ｆ−ＤｒＶ６の出力を分周し
たＦ−ＤＩＶ７の出力にも遅延（ｂ゛）が累積され第７
図（５）の如くになり、さらにＦ−ＤＩＶ７からのクロ
ックを元に作成されＳ−ＣＨＭＵＸ３から出力されるサ
ービスチャネルのタイミング信号１１３にも遅延（Ｃ″
）が累積され、第７図（６）に示す如くになる。さらに
、ＭＵＸ １で作成されるタイミング信号１１１，１１
３を元にしたタイミング信号は、ＩＮＴＦＩＩの出力の
遅延（ａ＋ｂ＋ｃ）とＳ−ＣＨＭＵＸ３の出力の遅延（
ａ ＋ ｂ ＋ｂ’＋ｃ”）との両方の影響を含んだ遅
延（ａ＋ｂ″＋Ｃ″）に、信号の伝搬遅延とＭＵＸｌの
動作遅延（ｄｌが累積され第７図（７）に示す如くにな
る。そして、最終的に高次群信号を作成するＭＵＸ２内
部で用いられるタイミング信号は、第７図（８１に示す
ように、さらに遅延（ｅ）が累積される。
従って、第７図（９）に示すようにＭＵＸ２が用いるタ
イミング信号は、基準となる０３Ｃ４の高速クロックの
位相に比べ（ａ＋ｂ″＋Ｃ″＋ｄ＋ｅ）の遅延が累積さ
れたものとなる。ＭＵＸ２は、第７図（９）に示すよう
に、高速クロック（ＯＳ Ｃ４の出力）に同期して、■
、■、■−のように高次群信号を出力するが、第７図（
８）に示すように、ＭＵＸ２内部で用いられるタイミン
グ信号が高速クロックの位相に比べ（ａ＋ｂ“＋ｃ”＋
ｄ＋ｅ）とと遅延し、かつ、ａ＋ｂ“十Ｃ“＋ｄ＋ｅ＞
Ｔ（Ｔは高速クロックの周期）となると、本来、■の信
号が出力される。タイミングで■′が出力されてしまう
。このため、ＭＵＸ２では正常な多重化ができなくなっ
てしまう。
イミング信号は、基準となる０３Ｃ４の高速クロックの
位相に比べ（ａ＋ｂ″＋Ｃ″＋ｄ＋ｅ）の遅延が累積さ
れたものとなる。ＭＵＸ２は、第７図（９）に示すよう
に、高速クロック（ＯＳ Ｃ４の出力）に同期して、■
、■、■−のように高次群信号を出力するが、第７図（
８）に示すように、ＭＵＸ２内部で用いられるタイミン
グ信号が高速クロックの位相に比べ（ａ＋ｂ“＋ｃ”＋
ｄ＋ｅ）とと遅延し、かつ、ａ＋ｂ“十Ｃ“＋ｄ＋ｅ＞
Ｔ（Ｔは高速クロックの周期）となると、本来、■の信
号が出力される。タイミングで■′が出力されてしまう
。このため、ＭＵＸ２では正常な多重化ができなくなっ
てしまう。
高次群信号を複数の低次群信号に分離する場合は、第７
図において、４０５ Ｍｂｐｓの高次群信号、１３５門
ｂｐｓＯ中速度の信号及び、４５ Ｍｂｐｓの低次ｍ
信号、０．７ Ｍｂｐｓのサービスチャネル信号の伝送
方向が逆になるだけでありクロック信号、タイミング信
号については全（同じ構成となっている。
図において、４０５ Ｍｂｐｓの高次群信号、１３５門
ｂｐｓＯ中速度の信号及び、４５ Ｍｂｐｓの低次ｍ
信号、０．７ Ｍｂｐｓのサービスチャネル信号の伝送
方向が逆になるだけでありクロック信号、タイミング信
号については全（同じ構成となっている。
従って、前述した多重化装置と同様の問題点を有してい
る。
る。
以上のような問題は、複数段階に分けて、低次群信号を
順次多重化する超高速信号用多重化装置では、複数の処
理速度を有するＬＳＩに対して、基準となる高速クロッ
クを順次分周することによって遅延時間が累積するため
に発生する。
順次多重化する超高速信号用多重化装置では、複数の処
理速度を有するＬＳＩに対して、基準となる高速クロッ
クを順次分周することによって遅延時間が累積するため
に発生する。
従って、本発明の目的は、複数の処理速度を有する多重
化部を備えた多重化装置において、基準となる同速クロ
ックの分周による遅延の影響を取り除き、各多重化部が
正常なタイミングで動作することを可能とすることにあ
る。
化部を備えた多重化装置において、基準となる同速クロ
ックの分周による遅延の影響を取り除き、各多重化部が
正常なタイミングで動作することを可能とすることにあ
る。
本発明によれば、複数の第１信号列を段階的に多重化し
て、第１信号列より高速の第２信号列をって、 前記第１信号列に対応した処理速度で動作する第１の信
号処理部と、 前記第２信号列に対応した処理速度で動作する第３の信
号処理部と、 前記第１信号列と第２信号列の中間の速度に対応した処
理速度で動作する第２の信号処理部と、前記第３の信号
処理部の処理速度に対応した速度の第１クロック信号を
出力する第１のクロ、ツタ信号発生手段と、 前記第２の信号処理部の処理速度に対応した速度の第２
クロック信号を該第１クロ・ツク信号を分周して作成す
る第２のクロック信号発生手段と、前記第１の信号処理
部が前記第３の信号処理部と関連して動作する際に、前
記第３の信号処理部の処理速度に対応した速度の第３ク
ロック信号を、前記第１クロック信号の位相情報を基準
として前記第２クロック信号を位相調整の後分周して作
成する第３クロフク信号発生手段とを備えたものが得ら
れる。
て、第１信号列より高速の第２信号列をって、 前記第１信号列に対応した処理速度で動作する第１の信
号処理部と、 前記第２信号列に対応した処理速度で動作する第３の信
号処理部と、 前記第１信号列と第２信号列の中間の速度に対応した処
理速度で動作する第２の信号処理部と、前記第３の信号
処理部の処理速度に対応した速度の第１クロック信号を
出力する第１のクロ、ツタ信号発生手段と、 前記第２の信号処理部の処理速度に対応した速度の第２
クロック信号を該第１クロ・ツク信号を分周して作成す
る第２のクロック信号発生手段と、前記第１の信号処理
部が前記第３の信号処理部と関連して動作する際に、前
記第３の信号処理部の処理速度に対応した速度の第３ク
ロック信号を、前記第１クロック信号の位相情報を基準
として前記第２クロック信号を位相調整の後分周して作
成する第３クロフク信号発生手段とを備えたものが得ら
れる。
（実施例〕
第６図、第７図に基づいて詳細に説明したように、基準
となる高速クロック信号を順次分周して、中速クロック
、低速クロックを作成するために、遅延時間が累積され
てしまうのである。従って、本発明では、クロック信号
の位相（立上り時点）を低速クロックを作成する分周回
路にて、基準となる高速クロックに基づいて位相調整を
行うものである。
となる高速クロック信号を順次分周して、中速クロック
、低速クロックを作成するために、遅延時間が累積され
てしまうのである。従って、本発明では、クロック信号
の位相（立上り時点）を低速クロックを作成する分周回
路にて、基準となる高速クロックに基づいて位相調整を
行うものである。
第１図は、本発明に係る多重化装置のブロック構成図で
あり、Ｆｉｇ、 ４は、Ｆｉｇ、３における各部の信号
波形を示すものである。ＣＨＩ〜ＣＨ９の低次群信号及
びサービスチャネル信号（０，７Ｍｂｐｓ）の多重化の
手法は、第６図にて説明したものと同様であるので、そ
の説明は省略する。
あり、Ｆｉｇ、 ４は、Ｆｉｇ、３における各部の信号
波形を示すものである。ＣＨＩ〜ＣＨ９の低次群信号及
びサービスチャネル信号（０，７Ｍｂｐｓ）の多重化の
手法は、第６図にて説明したものと同様であるので、そ
の説明は省略する。
基準となる高速クロック信号は発振器０３Ｃ４から出力
される。（第２図（１））Ｏ３Ｃ４から出力された高速
クロック信号は、多重化部ＭＵＸ２に供給されるととも
に、中速クロックを作成する分周器Ｆ−Ｄ Ｉ Ｖ ５
および４５ Ｍｂｐｓの低速クロックを作成するクロッ
ク作成部１００と０．７Ｍｂｐｓの低速クロックを作成
するクロック作成部２００に入力される。
される。（第２図（１））Ｏ３Ｃ４から出力された高速
クロック信号は、多重化部ＭＵＸ２に供給されるととも
に、中速クロックを作成する分周器Ｆ−Ｄ Ｉ Ｖ ５
および４５ Ｍｂｐｓの低速クロックを作成するクロッ
ク作成部１００と０．７Ｍｂｐｓの低速クロックを作成
するクロック作成部２００に入力される。
クロック作成部１００では、位相調整回路９により、０
３Ｃ４からの高速クロックに基づいて、Ｆ−ＤＴＶ５か
ら入力される中速クロック信号の位相調整を行う。本実
施例では、第２図（２）に示すように信号の伝搬遅延と
Ｆ−ＤＩＶ５の動作遅延（ａｌが付加された中速タロ、
りの位相を、高速クロックの位相と一致するように位相
調整回路９にて中速クロックの位相を進める。（第２図
（３））０、７ Ｍｂｐｓのクロック作成部２００の位
相補正回路（１）の動作も同様である。従って、ＣＨＩ
〜ＣＨ９の各々のインターフェース回路ＩＮＴＦ８へＦ
−ＤＩＶ６から供給される低速クロック信号は、Ｆ−Ｄ
ＩＶ６の動作遅延（ａ″）のみが付加されることとなり
、Ｆ−ＤＩＶ５から出力される中速クロック信号とほぼ
同一の条件を持った即ち、１回路を通過するときに付加
さ−れた遅延を受けたクロック信号となる。
３Ｃ４からの高速クロックに基づいて、Ｆ−ＤＴＶ５か
ら入力される中速クロック信号の位相調整を行う。本実
施例では、第２図（２）に示すように信号の伝搬遅延と
Ｆ−ＤＩＶ５の動作遅延（ａｌが付加された中速タロ、
りの位相を、高速クロックの位相と一致するように位相
調整回路９にて中速クロックの位相を進める。（第２図
（３））０、７ Ｍｂｐｓのクロック作成部２００の位
相補正回路（１）の動作も同様である。従って、ＣＨＩ
〜ＣＨ９の各々のインターフェース回路ＩＮＴＦ８へＦ
−ＤＩＶ６から供給される低速クロック信号は、Ｆ−Ｄ
ＩＶ６の動作遅延（ａ″）のみが付加されることとなり
、Ｆ−ＤＩＶ５から出力される中速クロック信号とほぼ
同一の条件を持った即ち、１回路を通過するときに付加
さ−れた遅延を受けたクロック信号となる。
このため、ＭＵＸ １とＩＮＴＦ８とは１回路を通過す
るときに付加された遅延時間を受けたほぼ同一の条件で
のクロック信号に基づいて動作することが可能となり遅
延の累積は防止できる。クロック作成部２００が出力す
る低速クロック信号も同様に位相調整される。（第２図
（５））第１図にて説明した如（、Ｆ−ＤＩＶ５の出力
する中速クロック信号の位相を高速クロック信号の位相
に一致させてから、低速クロックを作成するのは、Ｓ−
ＣＨＭＵＸ３とＩＮＴＦ８とがＭＵＸ １とほぼ同一の
遅延を受けたクロック信号に基づき動作するようにする
ためである。
るときに付加された遅延時間を受けたほぼ同一の条件で
のクロック信号に基づいて動作することが可能となり遅
延の累積は防止できる。クロック作成部２００が出力す
る低速クロック信号も同様に位相調整される。（第２図
（５））第１図にて説明した如（、Ｆ−ＤＩＶ５の出力
する中速クロック信号の位相を高速クロック信号の位相
に一致させてから、低速クロックを作成するのは、Ｓ−
ＣＨＭＵＸ３とＩＮＴＦ８とがＭＵＸ １とほぼ同一の
遅延を受けたクロック信号に基づき動作するようにする
ためである。
例えば、ＩＮＴＦ８．Ｓ−ＣＨＭＵＸ３から出力される
。Ｍ［ＪＸｌ、ＭＵＸ２へのタイミング信号１１１〜１
１９，１３３の伝搬遅延及び動作遅延がＭＵＸ １に比
して大きく、単に中速クロック信号の位相を高速クロッ
ク信号の位相に一致させるだけでは遅延時間の調整が不
足する場合は、中速クロック信号の位相を高速クロック
信号の位相よりｚ周期進めたり、１周期進めたりするこ
とにより対処できる。
。Ｍ［ＪＸｌ、ＭＵＸ２へのタイミング信号１１１〜１
１９，１３３の伝搬遅延及び動作遅延がＭＵＸ １に比
して大きく、単に中速クロック信号の位相を高速クロッ
ク信号の位相に一致させるだけでは遅延時間の調整が不
足する場合は、中速クロック信号の位相を高速クロック
信号の位相よりｚ周期進めたり、１周期進めたりするこ
とにより対処できる。
次に、クロック作成部１００の具体的回路構成を示す。
第３図について、第３図の各部の動作波形を示す第４図
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
位相調整回路９は、３段のフリップフロップ（ＦＦ）の
縦続接続で構成されており、１段目のＦＦ９１のＤ入力
には、Ｆ−ＤＩＶ５から中速クロック信号（第４図（２
））が入力され、Ｃ入力には、○ＳＣ４から基準となる
高速クロック信号（第４図（１））が入力される。従っ
て、ＦＦ９１のＱ出力は、第４図（３）のように高速ク
ロック信号から１周期Ｔだけ位相の遅れた中速クロック
信号となる。
縦続接続で構成されており、１段目のＦＦ９１のＤ入力
には、Ｆ−ＤＩＶ５から中速クロック信号（第４図（２
））が入力され、Ｃ入力には、○ＳＣ４から基準となる
高速クロック信号（第４図（１））が入力される。従っ
て、ＦＦ９１のＱ出力は、第４図（３）のように高速ク
ロック信号から１周期Ｔだけ位相の遅れた中速クロック
信号となる。
ＦＦ９１のＱ出力は、ＦＦ９２のＤ人カへ、ＦＦ９２の
Ｑ出力はＦＦ９３のＤ入力へと順次入力され、それぞれ
の出力は第４図（４）、（５）のようになる。
Ｑ出力はＦＦ９３のＤ入力へと順次入力され、それぞれ
の出力は第４図（４）、（５）のようになる。
ＦＦ９３の出力する中速クロック信号の位相は、最終的
には、高速クロック信号の位相から３周期３Ｔだけ遅れ
たもの、即ち、高速クロック信号の位相と一致した中速
クロック信号となる。
には、高速クロック信号の位相から３周期３Ｔだけ遅れ
たもの、即ち、高速クロック信号の位相と一致した中速
クロック信号となる。
ＦＦ９３から出力される位相調整された中速クロック信
号は１／３分周器Ｆ−ＤＩＶ６に入力される。Ｆ−ＤＩ
Ｖ６は、第３図に示すように３進リングカウンタとなっ
ており、ＦＦ６１，６２゜６３はそれぞれ位相が異なり
、かつデユーティ比１／３で中速クロックを１／３分周
した信号を出力する。（Ｆｉｇ、 ６ （７）、 （８
１） Ａ Ｎ Ｄゲート６６、およびＯＲゲート６７は
、デユーティ比を２にするための回路であり、第４図（
９）に示すようにＯＲゲート６７からは、高速クロック
信号を１／９に分周した低速クロック信号が出力される
。第４図（９）に示された低速クロック信号は、リング
カウンタ６ （Ｆ−ＤＩＶ６）の動作遅延を無視して
記載したものであり、実際には、ＯＲゲート６７がらは
第４図ＱＯＩに示す如く、リングカウンタ６ （Ｆ−
ＤＩＶ６）の動作遅延（ａ）”を受けたものとなる。
号は１／３分周器Ｆ−ＤＩＶ６に入力される。Ｆ−ＤＩ
Ｖ６は、第３図に示すように３進リングカウンタとなっ
ており、ＦＦ６１，６２゜６３はそれぞれ位相が異なり
、かつデユーティ比１／３で中速クロックを１／３分周
した信号を出力する。（Ｆｉｇ、 ６ （７）、 （８
１） Ａ Ｎ Ｄゲート６６、およびＯＲゲート６７は
、デユーティ比を２にするための回路であり、第４図（
９）に示すようにＯＲゲート６７からは、高速クロック
信号を１／９に分周した低速クロック信号が出力される
。第４図（９）に示された低速クロック信号は、リング
カウンタ６ （Ｆ−ＤＩＶ６）の動作遅延を無視して
記載したものであり、実際には、ＯＲゲート６７がらは
第４図ＱＯＩに示す如く、リングカウンタ６ （Ｆ−
ＤＩＶ６）の動作遅延（ａ）”を受けたものとなる。
以上の説明では、中速クロック信号の位相を高速クロッ
ク信号の位相に合わせるような位相調整回路について説
明したが、高速クコツク信号の位相より２周期だけ位相
の進んだ中速クロック信号を得る場合には、第３図にお
いて、ＦＦ９１のＱ出力を中速クロック信号とすればよ
く、（第４図（３））さらに１周期だけ位相の進んだ中
速クロック信号を得る場合には、ＦＦ９２のＱ出力を中
速クロック信号とすればよい。（第４図（４））第５図
は、本発明の別の実施例の多ｍ化装置のブロック構成図
である。第５図の多重化装置は、多重化装置Ａ、、Ｂ（
第１図に示した多重化装置と同じ構成）から出力される
４ ０５ Ｍｂｐｓの高次群信号を、さらに２チャンネ
ル多重化して、８１０ Ｍｂｐｓの高次群信号を作成す
るものである。多重化装置Ａ、Ｂから出力される２チヤ
ンネルの４０５ Ｍｂｐｓの信号を多重化する多重化部
２２は、並列に入力される２チヤンネルの４０５ Ｍｂ
ｐｓの信号を、１ビツトごとに交互に直列信号として出
力する並列／直列変更器で構成されている。多重化部２
２の８１０Ｍｂｐｓの動作クロックは、発振器０３Ｃ４
′より出力される。そして、多重化装置Ａ、Ｂの多重化
部ＭＵＸ２の４０５ Ｍｂｐｓの動作クロックは、０Ｓ
Ｃ４′から出力された８ １０ Ｍｂｐｓの超高速クロ
ックをＦ−ＤＩＶ２１にて２分周することにより得られ
る。その他の多重化装置Ａ、Ｂの構成は、第１図と同様
である。
ク信号の位相に合わせるような位相調整回路について説
明したが、高速クコツク信号の位相より２周期だけ位相
の進んだ中速クロック信号を得る場合には、第３図にお
いて、ＦＦ９１のＱ出力を中速クロック信号とすればよ
く、（第４図（３））さらに１周期だけ位相の進んだ中
速クロック信号を得る場合には、ＦＦ９２のＱ出力を中
速クロック信号とすればよい。（第４図（４））第５図
は、本発明の別の実施例の多ｍ化装置のブロック構成図
である。第５図の多重化装置は、多重化装置Ａ、、Ｂ（
第１図に示した多重化装置と同じ構成）から出力される
４ ０５ Ｍｂｐｓの高次群信号を、さらに２チャンネ
ル多重化して、８１０ Ｍｂｐｓの高次群信号を作成す
るものである。多重化装置Ａ、Ｂから出力される２チヤ
ンネルの４０５ Ｍｂｐｓの信号を多重化する多重化部
２２は、並列に入力される２チヤンネルの４０５ Ｍｂ
ｐｓの信号を、１ビツトごとに交互に直列信号として出
力する並列／直列変更器で構成されている。多重化部２
２の８１０Ｍｂｐｓの動作クロックは、発振器０３Ｃ４
′より出力される。そして、多重化装置Ａ、Ｂの多重化
部ＭＵＸ２の４０５ Ｍｂｐｓの動作クロックは、０Ｓ
Ｃ４′から出力された８ １０ Ｍｂｐｓの超高速クロ
ックをＦ−ＤＩＶ２１にて２分周することにより得られ
る。その他の多重化装置Ａ、Ｂの構成は、第１図と同様
である。
第５図の構成において、多重化部２２に入力されるタイ
ミング信号は、Ｍ Ｕ Ｘ ２からのタイミング信号１
２２だけであり、ＩＮＴＦ８．Ｓ−ＣＨＭＵＸ ３から
のタイミング信号１１１〜１１９゜１３３は、Ｆｉｇ、
３の構成と同じ＜ＭＵＸＩ、ＭＵＸ２へ入力される。
ミング信号は、Ｍ Ｕ Ｘ ２からのタイミング信号１
２２だけであり、ＩＮＴＦ８．Ｓ−ＣＨＭＵＸ ３から
のタイミング信号１１１〜１１９゜１３３は、Ｆｉｇ、
３の構成と同じ＜ＭＵＸＩ、ＭＵＸ２へ入力される。
従って、ＭＵＸ２の動作クロックは０５Ｃ４′のクロッ
ク信号の位相を基準として作成され、ＩＮＴＦ８．Ｓ−
ＣＨＭＵＸ３゜ＭＵＸ １の動作クロックはＭＵＸ２の
動作クロックであるＦ−ＤＩＶ２１の出力する高速クロ
ック信号の位相を基準として作成される。
ク信号の位相を基準として作成され、ＩＮＴＦ８．Ｓ−
ＣＨＭＵＸ３゜ＭＵＸ １の動作クロックはＭＵＸ２の
動作クロックであるＦ−ＤＩＶ２１の出力する高速クロ
ック信号の位相を基準として作成される。
即ち、各信号処理部（ＩＮＴＦ８．Ｓ−ＣＨＭＵＸ３．
ＭＵＸｌ、ＭＵＸ２）の動作クロ７りを作成するに際し
、位相調整の基準とするクロック信号は、それぞれの信
号処理部がタイミング信号を供給すべき信号処理部のう
ち、最も処理速度の高速な信号処理部の動作クロックな
のである。つまりＦｉｇ、 ７の構成においては、ＩＮ
ＴＦ８．Ｓ−ＣＨＭＵＸ３が出力するタイミング信号１
１１〜１１９．１３３の遅延時間は、多重化部２２の動
作に影響を及ぼすものではないからである。
ＭＵＸｌ、ＭＵＸ２）の動作クロ７りを作成するに際し
、位相調整の基準とするクロック信号は、それぞれの信
号処理部がタイミング信号を供給すべき信号処理部のう
ち、最も処理速度の高速な信号処理部の動作クロックな
のである。つまりＦｉｇ、 ７の構成においては、ＩＮ
ＴＦ８．Ｓ−ＣＨＭＵＸ３が出力するタイミング信号１
１１〜１１９．１３３の遅延時間は、多重化部２２の動
作に影響を及ぼすものではないからである。
第１図は、本発明の構成を示す図、
第２図は、第１図の各部の信号波形を示すタイミング図
、 第３図は、第１図における分周回路の具体的構成図、 第４図は、第３図における各部の信号波形を示すタイミ
ング図、 第５図は、本発明の他の実施例の構成を示す図、第６図
は、複数段階に分けて、低次群信号を多重化する多重化
装置のブロフク図、
、 第３図は、第１図における分周回路の具体的構成図、 第４図は、第３図における各部の信号波形を示すタイミ
ング図、 第５図は、本発明の他の実施例の構成を示す図、第６図
は、複数段階に分けて、低次群信号を多重化する多重化
装置のブロフク図、
Claims (1)
- （１）複数の第１信号列を段階的に多重化して、第１信
号列より高速の第２信号列を得る多重化装置であって、 前記第１信号列に対応した処理速度で動作する第１の信
号処理部と、 前記第２信号列に対応した処理速度で動作する第３の信
号処理部と、 前記第１信号列と第２信号列の中間の速度に対応した処
理速度で動作する第２の信号処理部と、前記第３の信号
処理部の処理速度に対応した速度の第１クロック信号を
出力する第１のクロック信号発生手段と、 前記第２の信号処理部の処理速度に対応した速度の第２
クロック信号を該第１クロック信号を分周して作成する
第２のクロック信号発生手段と、前記第１の信号処理部
が前記第３の信号処理部と関連して動作する際に、前記
第３の信号処理部の処理速度に対応した速度の第３クロ
ック信号を、前記第１クロック信号の位相情報を基準と
して、前記第２クロック信号を位相調整の後分周して作
成する第３クロック信号発生手段とを備えたことを特徴
とする多重化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-308 | 1986-01-07 | ||
| JP30886 | 1986-01-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62276935A true JPS62276935A (ja) | 1987-12-01 |
Family
ID=11470277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62000716A Pending JPS62276935A (ja) | 1986-01-07 | 1987-01-06 | 多重化装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4811341A (ja) |
| JP (1) | JPS62276935A (ja) |
| CA (1) | CA1278627C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0353737A2 (en) * | 1988-08-03 | 1990-02-07 | Fujitsu Limited | Complex multiplexer/demultiplexer apparatus |
| US6128312A (en) * | 1996-06-21 | 2000-10-03 | Nec Corporation | Clock supply system |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1299783C (en) * | 1987-09-30 | 1992-04-28 | Tetsuo Soejima | Programmable multiplexing/demultiplexing system |
| US5267239A (en) * | 1989-08-31 | 1993-11-30 | Siemens Aktiengesellschaft | Cross-connect method for STM-1 signals of the synchronous digital multiplex hierarchy |
| JP2966491B2 (ja) * | 1990-08-20 | 1999-10-25 | 株式会社アドバンテスト | 広帯域パルスパターン発生器 |
| JPH04292090A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | インタフェース変換回路 |
| JP2682334B2 (ja) * | 1992-05-29 | 1997-11-26 | 日本電気株式会社 | 画像信号の符号化伝送方法 |
| JPH0955667A (ja) * | 1995-08-10 | 1997-02-25 | Mitsubishi Electric Corp | マルチプレクサ，及びデマルチプレクサ |
| US6198720B1 (en) * | 1996-12-26 | 2001-03-06 | Alcatel Usa Sourcing, L.P. | Distributed digital cross-connect system and method |
| US6034968A (en) * | 1997-09-22 | 2000-03-07 | Samsung Electronics Co., Ltd. | Adaptive multiplexing/demultiplexing method and multiplexer/demultiplexer therefor |
| DE10032825A1 (de) * | 2000-07-06 | 2002-01-24 | Siemens Ag | Verfahren zur Übertragung von digitalen optischen Signalen |
| US7443890B2 (en) * | 2002-08-12 | 2008-10-28 | Broadcom Corporation | Multi-stage multiplexing chip set having switchable forward/reverse clock relationship |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4962017A (ja) * | 1972-05-25 | 1974-06-15 | ||
| JPS5685127A (en) * | 1979-12-13 | 1981-07-11 | Fujitsu Ltd | Digital signal processor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909541A (en) * | 1974-03-11 | 1975-09-30 | Bell Telephone Labor Inc | Low-speed framing arrangement for a high-speed digital bitstream |
| FR2349243A1 (fr) * | 1976-04-23 | 1977-11-18 | Telecommunications Sa | Systeme de transmission numerique a division du temps |
| JPS5833334A (ja) * | 1981-08-21 | 1983-02-26 | Hitachi Ltd | 時分割多重化装置 |
| US4685106A (en) * | 1984-08-31 | 1987-08-04 | Sperry Corporation | High rate multiplexer |
| US4604582A (en) * | 1985-01-04 | 1986-08-05 | Lockheed Electronics Company, Inc. | Digital phase correlator |
-
1987
- 1987-01-06 JP JP62000716A patent/JPS62276935A/ja active Pending
- 1987-01-06 CA CA000526715A patent/CA1278627C/en not_active Expired - Fee Related
- 1987-01-07 US US07/001,032 patent/US4811341A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4962017A (ja) * | 1972-05-25 | 1974-06-15 | ||
| JPS5685127A (en) * | 1979-12-13 | 1981-07-11 | Fujitsu Ltd | Digital signal processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0353737A2 (en) * | 1988-08-03 | 1990-02-07 | Fujitsu Limited | Complex multiplexer/demultiplexer apparatus |
| US6128312A (en) * | 1996-06-21 | 2000-10-03 | Nec Corporation | Clock supply system |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1278627C (en) | 1991-01-02 |
| US4811341A (en) | 1989-03-07 |
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