JP2966491B2 - 広帯域パルスパターン発生器 - Google Patents
広帯域パルスパターン発生器Info
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- G06F1/025—Digital function generators for functions having two-valued amplitude, e.g. Walsh functions
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば発生したパルスパターンを対象物へ
供給し、その対象物の出力パルスパターンの誤りを検出
して誤り率を測定するためのパルスパターンの発生に用
いられ、パターン発生回路より発生した並列パターン
を、複数の多重化回路で多段に、順次多重化して高速の
パターンとして出力する広帯域パルスパターン発生器に
関する。
供給し、その対象物の出力パルスパターンの誤りを検出
して誤り率を測定するためのパルスパターンの発生に用
いられ、パターン発生回路より発生した並列パターン
を、複数の多重化回路で多段に、順次多重化して高速の
パターンとして出力する広帯域パルスパターン発生器に
関する。
「従来の技術」 第９図に従来の広帯域パルスパターン発生器を示す。
入力端子11からの入力クロックは、ｎ個の1/2分周回路1
21〜12nが縦続接続された初段の分周回路121に入力さ
れ、その終段の分周回路12nの出力クロックはパターン
発生回路13へ入力される。パターン発生回路13はクロッ
クが入力されるごとに2n個のパターンを並列に出力し、
これら2n個の並列パターンは、縦続接続されたｎ個の多
重化回路141〜14nの初段の多重化回路141に入力され、
各多重化回路で２つのパターンが１つのパターンに多重
化され、従って各多重化回路ごとに並列パターンの数は
２分の１となる。1/2分周回路12n,12n-1,…121の各出力
がそれぞれ遅延回路151,152,…15nで遅延され、遅延回
路151〜15nの各出力で多重化回路141〜14nがそれぞれ多
重化制御される。終段の多重化回路14nの出力パターン
はリタイミング回路16のデータ端子Ｄへ供給され、入力
端子11の入力クロックが遅延回路15rで遅延されたもの
でリタイミングされて出力端子17に出力される。
入力端子11からの入力クロックは、ｎ個の1/2分周回路1
21〜12nが縦続接続された初段の分周回路121に入力さ
れ、その終段の分周回路12nの出力クロックはパターン
発生回路13へ入力される。パターン発生回路13はクロッ
クが入力されるごとに2n個のパターンを並列に出力し、
これら2n個の並列パターンは、縦続接続されたｎ個の多
重化回路141〜14nの初段の多重化回路141に入力され、
各多重化回路で２つのパターンが１つのパターンに多重
化され、従って各多重化回路ごとに並列パターンの数は
２分の１となる。1/2分周回路12n,12n-1,…121の各出力
がそれぞれ遅延回路151,152,…15nで遅延され、遅延回
路151〜15nの各出力で多重化回路141〜14nがそれぞれ多
重化制御される。終段の多重化回路14nの出力パターン
はリタイミング回路16のデータ端子Ｄへ供給され、入力
端子11の入力クロックが遅延回路15rで遅延されたもの
でリタイミングされて出力端子17に出力される。
パターン発生回路13は例えば第10図に示すように端子
18からクロックが入力されてＫビットの２進計数器19で
計数され、その２進計数器19の計数値をアドレスとして
2K×2nビットのメモリ（RAM又はROM）21が読み出され、
2n個の並列データ（パターン）が出力される。この場
合、端子18のクロックの立上りエッジから、そのエッジ
が原因となって発生する出力パターンの変換点（そのク
ロックに対するパターンの始め）までに遅延時間τｏが
存在する。メモリ21の代りにＭ系列発生器などが用いら
れることもある。
18からクロックが入力されてＫビットの２進計数器19で
計数され、その２進計数器19の計数値をアドレスとして
2K×2nビットのメモリ（RAM又はROM）21が読み出され、
2n個の並列データ（パターン）が出力される。この場
合、端子18のクロックの立上りエッジから、そのエッジ
が原因となって発生する出力パターンの変換点（そのク
ロックに対するパターンの始め）までに遅延時間τｏが
存在する。メモリ21の代りにＭ系列発生器などが用いら
れることもある。
多重化回路141は例えば第11図に示すように、2n個の
並列入力パターンの奇数番目のもの（1,3,…2n−１）は
ゲート へ供給され、偶数番目のもの（2,4,…2n）はゲート へ供給され、端子23からのデュティ50％のクロックがゲ
ート へ直接供給され、そのクロックが反転されてゲート へ供給され、クロックが直接供給されるゲートと、反転
されて供給されるゲートとが組としてその両出力がそれ
ぞれオア回路 へ供給される。従ってオア回路 からそれぞれクロック周期の前半で入力パターンの奇数
番目が出力され、後半で入力パターンの偶数番目が出力
されて2n-1個の並列パターンに多重化される。この場
合、端子23のクロックの立上りエッジから、そのエッジ
が原因となって発生する出力パターンの変換点までに遅
延時間τ１が存在する。他の多重化回路142〜14nも同様
の原理で構成され、それぞれ遅延時間τ２〜τｎが存在
している。多重化回路141〜14nは出力端子17に近づく
程、動作周波数が高くなるので、通常は出力端子17に近
い程、高速度で動作するものが用いられる。このため τｏ＞τ１＞τ２＞…＞τｎ …（１） の関係が成立つ。
並列入力パターンの奇数番目のもの（1,3,…2n−１）は
ゲート へ供給され、偶数番目のもの（2,4,…2n）はゲート へ供給され、端子23からのデュティ50％のクロックがゲ
ート へ直接供給され、そのクロックが反転されてゲート へ供給され、クロックが直接供給されるゲートと、反転
されて供給されるゲートとが組としてその両出力がそれ
ぞれオア回路 へ供給される。従ってオア回路 からそれぞれクロック周期の前半で入力パターンの奇数
番目が出力され、後半で入力パターンの偶数番目が出力
されて2n-1個の並列パターンに多重化される。この場
合、端子23のクロックの立上りエッジから、そのエッジ
が原因となって発生する出力パターンの変換点までに遅
延時間τ１が存在する。他の多重化回路142〜14nも同様
の原理で構成され、それぞれ遅延時間τ２〜τｎが存在
している。多重化回路141〜14nは出力端子17に近づく
程、動作周波数が高くなるので、通常は出力端子17に近
い程、高速度で動作するものが用いられる。このため τｏ＞τ１＞τ２＞…＞τｎ …（１） の関係が成立つ。
これらの遅延時間のため、遅延回路151,152…15nでそ
れぞれ、τo,τｏ＋τ1,…τｏ＋τ１＋…＋τn-1だけ
クロックを遅延して多重化回路141,142…14nへ多重化制
御クロックとして供給し、また遅延回路15rでτｏ＋τ
１＋…＋τｎ＋Toだけクロックを遅延してリタイミング
回路16へ供給している。
れぞれ、τo,τｏ＋τ1,…τｏ＋τ１＋…＋τn-1だけ
クロックを遅延して多重化回路141,142…14nへ多重化制
御クロックとして供給し、また遅延回路15rでτｏ＋τ
１＋…＋τｎ＋Toだけクロックを遅延してリタイミング
回路16へ供給している。
ｎ＝３の場合における第９図中の端子11の入力クロッ
クを第12図Ａとすると、分周回路121,122,123の各出力
は、入力クロックが順次２分の１に分周され、第12図B,
C,Dに示すようになり、その第12図Ｄのクロックに対
し、パターン発生回路13の出力パターンは第12図Ｅに示
すようにτｏだけ遅れ、従って遅延回路151もτｏだけ
遅延を行い、その出力は第12図Ｆに示すようになり、多
重化回路141の出力は第12図Ｇに示すようにその入力に
対しτ１だけ遅延し遅延回路152で第12図Ｈに示すよう
にτｏ＋τ１の遅延を行い、以下同様にして、多重化回
路142の出力、遅延回路153の出力、多重化回路143の出
力、遅延回路15rの出力、出力端子17の出力はそれぞれ
第12図I,J,K,L,Mに示すようになる。第９図，第12図に
おいて、1/2分周回路121〜123、リタイミング回路16の
各遅延時間はゼロと仮定していう。時間Toは通常、端子
11の入力クロックを最も高くした時の出力パターンの周
期の半分に選定される。
クを第12図Ａとすると、分周回路121,122,123の各出力
は、入力クロックが順次２分の１に分周され、第12図B,
C,Dに示すようになり、その第12図Ｄのクロックに対
し、パターン発生回路13の出力パターンは第12図Ｅに示
すようにτｏだけ遅れ、従って遅延回路151もτｏだけ
遅延を行い、その出力は第12図Ｆに示すようになり、多
重化回路141の出力は第12図Ｇに示すようにその入力に
対しτ１だけ遅延し遅延回路152で第12図Ｈに示すよう
にτｏ＋τ１の遅延を行い、以下同様にして、多重化回
路142の出力、遅延回路153の出力、多重化回路143の出
力、遅延回路15rの出力、出力端子17の出力はそれぞれ
第12図I,J,K,L,Mに示すようになる。第９図，第12図に
おいて、1/2分周回路121〜123、リタイミング回路16の
各遅延時間はゼロと仮定していう。時間Toは通常、端子
11の入力クロックを最も高くした時の出力パターンの周
期の半分に選定される。
「発明が解決しようとする課題」 第９図に示した従来のパターン発生器においては、分
周回路121〜12nの各出力クロックのうち、高い周波数
程、大きな遅延時間を持たせて多重化回路へ供給する必
要があり、出力パターンを高速化しようとすればする
程、多重化回路の数が増加し、それだけ遅延回路15rの
遅延時間が長くなる。
周回路121〜12nの各出力クロックのうち、高い周波数
程、大きな遅延時間を持たせて多重化回路へ供給する必
要があり、出力パターンを高速化しようとすればする
程、多重化回路の数が増加し、それだけ遅延回路15rの
遅延時間が長くなる。
例えば、10GHzの出力パターンを得ようとすると、τ
ｏ＋…＋τｎは少なくとも40nsに達する。10GHzのクロ
ックを遅延する遅延回路としては現在の所は同軸ケーブ
ルに頼るしかなく、同軸ケーブルの遅延時間は5ns/mで
あるから40nsでは8mの長さが必要になる。10GHzのよう
な高速のクロックを同軸ケーブルに通すと、減衰が比較
的大きいため、例えば第13図に示すように2mの同軸ケー
ブル25ごとに増幅器26を挿入する必要がある。つまり10
GHzの出力パターンを得ようとすると、遅延回路15rとし
て2mの同軸ケーブルを４本と、４個の増幅器とを必要と
する。しかもその増幅器26で帯域制限を受けるため、出
力のクロック波形が劣化し、正しいリタイミングができ
ない。かつ価格も高価になる。
ｏ＋…＋τｎは少なくとも40nsに達する。10GHzのクロ
ックを遅延する遅延回路としては現在の所は同軸ケーブ
ルに頼るしかなく、同軸ケーブルの遅延時間は5ns/mで
あるから40nsでは8mの長さが必要になる。10GHzのよう
な高速のクロックを同軸ケーブルに通すと、減衰が比較
的大きいため、例えば第13図に示すように2mの同軸ケー
ブル25ごとに増幅器26を挿入する必要がある。つまり10
GHzの出力パターンを得ようとすると、遅延回路15rとし
て2mの同軸ケーブルを４本と、４個の増幅器とを必要と
する。しかもその増幅器26で帯域制限を受けるため、出
力のクロック波形が劣化し、正しいリタイミングができ
ない。かつ価格も高価になる。
「課題を解決するための手段」 この発明によれば、多段接続された多重化回路の途中
に中間リタイミング回路が挿入され、その中間リタイミ
ング回路の直前の多重化回路の出力が、中間リタイミン
グ回路の直後の多重化回路と対応する分周回路の出力ク
ロックでリタイミングされる。この場合もその分周回路
から中間リタイミング回路へ供給するクロックを実質的
に遅延しないようにする。この中間リタイミング回路に
よるリタイミングにより、これより後段の各多重化回路
へ供給するクロックは中間リタイミング回路の後段で発
生した遅延時間に応じて遅延さればよい。中間リタイミ
ング回路におけるリタイミングクロックとその入力パタ
ーンの変換点とが接近し過ぎると正しいリタイミングを
行うことができないので、このリタイミングクロックと
パターン変換点とが所定値以上互いに接近すること、こ
れが検出手段で検出される。この検出出力で、中間リタ
イミング回路の直前の多重化回路に対し、多重化制御す
るためのクロックを作る分周回路へ供給するクロックの
位相を反転する。
に中間リタイミング回路が挿入され、その中間リタイミ
ング回路の直前の多重化回路の出力が、中間リタイミン
グ回路の直後の多重化回路と対応する分周回路の出力ク
ロックでリタイミングされる。この場合もその分周回路
から中間リタイミング回路へ供給するクロックを実質的
に遅延しないようにする。この中間リタイミング回路に
よるリタイミングにより、これより後段の各多重化回路
へ供給するクロックは中間リタイミング回路の後段で発
生した遅延時間に応じて遅延さればよい。中間リタイミ
ング回路におけるリタイミングクロックとその入力パタ
ーンの変換点とが接近し過ぎると正しいリタイミングを
行うことができないので、このリタイミングクロックと
パターン変換点とが所定値以上互いに接近すること、こ
れが検出手段で検出される。この検出出力で、中間リタ
イミング回路の直前の多重化回路に対し、多重化制御す
るためのクロックを作る分周回路へ供給するクロックの
位相を反転する。
「実施例」 第１図はこの発明の実施例を示し、第９図と対応する
部分に同一符号を付けてある。この実施例では多重化回
路14mと多重化回路14m+1との間に中間リタイミング回路
27が直列に挿入される。中間リタイミング回路27は多重
化回路14m+1へ供給する多重化制御クロックと同一クロ
ックで多重化回路14mの出力をリタイミングする。多重
化回路14m+1と対応した分周回路12n-mのＱ出力が遅延回
路15m+1を通して多重化回路14m+1及び中間リタイミング
回路27へ供給される。分周回路12n-mのＱ出力および
出力が切換回路28へ供給され、切換回路28でその一方が
出力され、その出力は分周回路12n-m-1に入力されると
共に遅延回路15mを通じて1/2分周回路29へ供給され、こ
の分周回路29の出力が多重化回路14mへ多重化制御クロ
ックとして供給される。
部分に同一符号を付けてある。この実施例では多重化回
路14mと多重化回路14m+1との間に中間リタイミング回路
27が直列に挿入される。中間リタイミング回路27は多重
化回路14m+1へ供給する多重化制御クロックと同一クロ
ックで多重化回路14mの出力をリタイミングする。多重
化回路14m+1と対応した分周回路12n-mのＱ出力が遅延回
路15m+1を通して多重化回路14m+1及び中間リタイミング
回路27へ供給される。分周回路12n-mのＱ出力および
出力が切換回路28へ供給され、切換回路28でその一方が
出力され、その出力は分周回路12n-m-1に入力されると
共に遅延回路15mを通じて1/2分周回路29へ供給され、こ
の分周回路29の出力が多重化回路14mへ多重化制御クロ
ックとして供給される。
中間リタイミング回路27の入力パターンの変換点と、
中間リタイミング回路27のリタイミングクロックとが所
定値以上互いに接近するとこれが接近検出回路31で検出
される。接近検出回路31は例えば分周回路12n-mのＱ出
力と遅延回路15mの出力とが一致回路32へ供給され、一
致回路32の出力は両入力が一致している間“1"を出力
し、不一致の間“0"を出力する。一致回路32の出力は平
均値回路33で平滑化され、その平滑化出力はコンパレー
タ34で基準値VREFと比較され、コンパレータ34の出力が
低レベルから高レベルに反転するごとにトグル形フリッ
プフロップ35が反転される。トグル形フリップフロップ
35のＱ出力及び出力はそれぞれ切換え回路28内のゲー
ト36,37へ供給され、ゲート36,37には分周回路12n-mの
Ｑ出力、出力がそれぞれ供給される。ゲート36,37の
出力はオア回路38を通じて切換え回路38の出力とされ
る。
中間リタイミング回路27のリタイミングクロックとが所
定値以上互いに接近するとこれが接近検出回路31で検出
される。接近検出回路31は例えば分周回路12n-mのＱ出
力と遅延回路15mの出力とが一致回路32へ供給され、一
致回路32の出力は両入力が一致している間“1"を出力
し、不一致の間“0"を出力する。一致回路32の出力は平
均値回路33で平滑化され、その平滑化出力はコンパレー
タ34で基準値VREFと比較され、コンパレータ34の出力が
低レベルから高レベルに反転するごとにトグル形フリッ
プフロップ35が反転される。トグル形フリップフロップ
35のＱ出力及び出力はそれぞれ切換え回路28内のゲー
ト36,37へ供給され、ゲート36,37には分周回路12n-mの
Ｑ出力、出力がそれぞれ供給される。ゲート36,37の
出力はオア回路38を通じて切換え回路38の出力とされ
る。
遅延回路151〜15mの各遅延時間は第９図に示した従来
と同様に決定され、τo,τｏ＋τ1,…，τｏ＋τ１＋…
＋τm-1であり、これに対し、中間リタイミング回路27
に対するリタイミングクロックのタイミングは無関係で
あり、従って中間リタイミング回路27の入力データに対
し、リタイミングクロックの立上りエッジがどのような
タイミングとなるかわからず、第２図に示すように、デ
ータの必要なセットアップタイムと、必要なホールドタ
イムとの内側にリタイミングクロックの立上りエッジが
あるようにする必要がある。
と同様に決定され、τo,τｏ＋τ1,…，τｏ＋τ１＋…
＋τm-1であり、これに対し、中間リタイミング回路27
に対するリタイミングクロックのタイミングは無関係で
あり、従って中間リタイミング回路27の入力データに対
し、リタイミングクロックの立上りエッジがどのような
タイミングとなるかわからず、第２図に示すように、デ
ータの必要なセットアップタイムと、必要なホールドタ
イムとの内側にリタイミングクロックの立上りエッジが
あるようにする必要がある。
このために接近検出回路31と切換え回路28とが設けら
れている。
れている。
多重化回路14mでの遅延時間τｍに合わせて遅延回路1
5m+1の遅延時間をτｍとしてある。従って遅延回路15m
の出力は中間リタイミング回路27の入力パターンに対
し、τｍだけ進み、また分周回路12n-mのＱ出力は中間
リタイミング回路27のタイミングクロックに対してτｍ
だけ進んでいる。このため遅延回路15mの出力クロック
と分周回路12n-mのＱ出力クロックとの接近を検出する
ことは中間リタイミング回路27の入力パターンとそのリ
タイミングクロックとの接近を検出することになる。遅
延回路15mの出力クロックが第３図Ａに示す場合に、こ
れに対し分周回路12n-mのＱ出力クロックは同一周波数
で第３図Ｂの各種状態で示すように位相が各種の状態と
なることがある。これらの各両クロック間の位相関係に
応じて一致回路32の出力はそれぞれ対応した第３図Ｃに
示した状態となる。一致回路32がECLの場合、高レベル
で−0.8V、低レベルで−1.6Vとなる。両クロックの位相
が一致していると、高レベル−0.8Vを出力したままとな
り、両クロックの位相差が180゜の時は低レベル−1.6V
を出力したままとなり、位相差がこれらの中間で、高レ
ベル区間と低レベル区間との割合が変化する。平均値回
路33で一致回路32の出力レベルが平均化され、両クロッ
クの位相差に応じて第３図Ｃの中の点線で示すレベルが
出力される。両クロックの位相差に対する平均値回路33
の出力特性は第４図に示すようになる。
5m+1の遅延時間をτｍとしてある。従って遅延回路15m
の出力は中間リタイミング回路27の入力パターンに対
し、τｍだけ進み、また分周回路12n-mのＱ出力は中間
リタイミング回路27のタイミングクロックに対してτｍ
だけ進んでいる。このため遅延回路15mの出力クロック
と分周回路12n-mのＱ出力クロックとの接近を検出する
ことは中間リタイミング回路27の入力パターンとそのリ
タイミングクロックとの接近を検出することになる。遅
延回路15mの出力クロックが第３図Ａに示す場合に、こ
れに対し分周回路12n-mのＱ出力クロックは同一周波数
で第３図Ｂの各種状態で示すように位相が各種の状態と
なることがある。これらの各両クロック間の位相関係に
応じて一致回路32の出力はそれぞれ対応した第３図Ｃに
示した状態となる。一致回路32がECLの場合、高レベル
で−0.8V、低レベルで−1.6Vとなる。両クロックの位相
が一致していると、高レベル−0.8Vを出力したままとな
り、両クロックの位相差が180゜の時は低レベル−1.6V
を出力したままとなり、位相差がこれらの中間で、高レ
ベル区間と低レベル区間との割合が変化する。平均値回
路33で一致回路32の出力レベルが平均化され、両クロッ
クの位相差に応じて第３図Ｃの中の点線で示すレベルが
出力される。両クロックの位相差に対する平均値回路33
の出力特性は第４図に示すようになる。
従って、コンパレータ34の基準電圧VREFとして例えば
−0.9〜−1.1Vに設定すれば、両クロックの位相差が第
２図中のクロックエッジ許容範囲を外れ、位相差が０゜
に近ずいたり、360゜に近づくと、平均値回路33の出力
が基準電圧VREFより大となり、コンパレータ34の出力が
低レベルから高レベルに反転する。この反転によりトグ
ル形フリップフロップ35が反転し、切換え回路28でそれ
まで分周回路12n-mのＱ出力がゲート36を通過して遅延
回路15mへ供給されていた所を、分周回路12n-mの出力
がゲート37を通過して遅延回路15mへ供給されるように
なる。このため多重化回路14mにおける多重化の位相が9
0度ずらされ、多重化回路14mの出力パターンと中間リタ
イミング回路27のタイミングクロックとの差が第２図中
の許容範囲内に入る。なお、中間リタイミング回路27よ
り前段の多重化回路はそれぞれ多重化の位相がそれまで
よりもずらされる。
−0.9〜−1.1Vに設定すれば、両クロックの位相差が第
２図中のクロックエッジ許容範囲を外れ、位相差が０゜
に近ずいたり、360゜に近づくと、平均値回路33の出力
が基準電圧VREFより大となり、コンパレータ34の出力が
低レベルから高レベルに反転する。この反転によりトグ
ル形フリップフロップ35が反転し、切換え回路28でそれ
まで分周回路12n-mのＱ出力がゲート36を通過して遅延
回路15mへ供給されていた所を、分周回路12n-mの出力
がゲート37を通過して遅延回路15mへ供給されるように
なる。このため多重化回路14mにおける多重化の位相が9
0度ずらされ、多重化回路14mの出力パターンと中間リタ
イミング回路27のタイミングクロックとの差が第２図中
の許容範囲内に入る。なお、中間リタイミング回路27よ
り前段の多重化回路はそれぞれ多重化の位相がそれまで
よりもずらされる。
このように中間リタイミング回路27でその入力パター
ンの位相に関係なく分周回路12n-mのＱ出力クロックで
リタイミングされるため、中間リタイミング回路27より
後段の多重化回路に対し、多重化制御クロックを得るた
めの遅延時間は、多重化回路14m+1以後における各遅延
時間にすればよい。従って終段の多重化回路14nに対し
多重化制御クロックを得るための遅延回路15nの遅延時
間はτｍ＋τm+1＋…＋τn-1となり、多重化回路14mの
前段側における各部におけるパターンの遅延時間とは無
関係となり、遅延時間が従来のものより小さくなる。こ
のためリタイミング回路16に対するリタイミングクロッ
クを得るための遅延回路15rの遅延時間もτｍ＋…＋τ
ｎ＋Toと従来よりも可成り小さくなる。なお前記第１図
の説明においては各分周回路、各リタイミング回路、切
換え回路での遅延時間はゼロと仮定している。
ンの位相に関係なく分周回路12n-mのＱ出力クロックで
リタイミングされるため、中間リタイミング回路27より
後段の多重化回路に対し、多重化制御クロックを得るた
めの遅延時間は、多重化回路14m+1以後における各遅延
時間にすればよい。従って終段の多重化回路14nに対し
多重化制御クロックを得るための遅延回路15nの遅延時
間はτｍ＋τm+1＋…＋τn-1となり、多重化回路14mの
前段側における各部におけるパターンの遅延時間とは無
関係となり、遅延時間が従来のものより小さくなる。こ
のためリタイミング回路16に対するリタイミングクロッ
クを得るための遅延回路15rの遅延時間もτｍ＋…＋τ
ｎ＋Toと従来よりも可成り小さくなる。なお前記第１図
の説明においては各分周回路、各リタイミング回路、切
換え回路での遅延時間はゼロと仮定している。
第１図において、コンパレータ34の基準電圧VREFを−
1.0V（±45゜）とした時に、遅延回路15m+1の出力クロ
ックが多重化回路14mの出力データの変換点に進み位相
で45゜以下に近接した時の各部の波形を第５図に示す。
つまり分周回路12n-mの入力クロックを第５図Ａとする
と、分周回路12n-mのＱ出力、出力はそれぞれ第５
図、B,Cのようになり、切換え回路28の出力は第５図D,
遅延回路15mの出力は第５図E,分周回路29の出力は第５
図F,多重化回路14mの出力は第５図G,遅延回路15m+1の出
力は第５図H,中間リタイミング回路27の出力は第５図I,
一致回路32の出力は第５図J,平均値回路33の出力は第５
図K,コンパレータ34の出力は第５図L,トグル形フリップ
フロップ35の出力は第５図Ｍにそれぞれ示すようにな
る。つまり遅延回路15m+1の出力クロック（第５図Ｈ）
が、中間リタイミング回路27の入力パターン（第５図
Ｇ）の変換点に所定値（45゜）以内に近ずくと、平均値
回路33の出力（第５図Ｋ）が基準電圧−1.0Vより大とな
り、コンパレータ34の出力（第５図Ｌ）が高レベルに反
転し、トグル形フリップフロップ35のＱ出力（第５図
Ｍ）は低レベルになり、切換え回路28の出力（第５図
Ｄ）は出力（第５図Ｃ）に切換って出力され、分周回
路29の出力（第５図Ｆ）の反転が、その周期の４分の１
（90゜）遅れ、この結果中間リタイミング回路27の入力
パターン（第５図Ｇ）の変換点と、そのリタイミングク
ロック（第５図Ｈ）の立上りエッジとの差が、そのリタ
イミングクロックの２分の１周期に近ずく。この結果、
一致回路32の出力（第５図Ｊ）の両クロックの一致区間
が小となり、平均値回路33の出力（第５図Ｊ）がレベル
低下する。なお前記クロックの切換りで、多重化回路14
mにより前段の多重化回路141〜14m-1に対する多重化制
御クロックの位相もそれぞれずらされるため、各多重化
は変換点で行われる。
1.0V（±45゜）とした時に、遅延回路15m+1の出力クロ
ックが多重化回路14mの出力データの変換点に進み位相
で45゜以下に近接した時の各部の波形を第５図に示す。
つまり分周回路12n-mの入力クロックを第５図Ａとする
と、分周回路12n-mのＱ出力、出力はそれぞれ第５
図、B,Cのようになり、切換え回路28の出力は第５図D,
遅延回路15mの出力は第５図E,分周回路29の出力は第５
図F,多重化回路14mの出力は第５図G,遅延回路15m+1の出
力は第５図H,中間リタイミング回路27の出力は第５図I,
一致回路32の出力は第５図J,平均値回路33の出力は第５
図K,コンパレータ34の出力は第５図L,トグル形フリップ
フロップ35の出力は第５図Ｍにそれぞれ示すようにな
る。つまり遅延回路15m+1の出力クロック（第５図Ｈ）
が、中間リタイミング回路27の入力パターン（第５図
Ｇ）の変換点に所定値（45゜）以内に近ずくと、平均値
回路33の出力（第５図Ｋ）が基準電圧−1.0Vより大とな
り、コンパレータ34の出力（第５図Ｌ）が高レベルに反
転し、トグル形フリップフロップ35のＱ出力（第５図
Ｍ）は低レベルになり、切換え回路28の出力（第５図
Ｄ）は出力（第５図Ｃ）に切換って出力され、分周回
路29の出力（第５図Ｆ）の反転が、その周期の４分の１
（90゜）遅れ、この結果中間リタイミング回路27の入力
パターン（第５図Ｇ）の変換点と、そのリタイミングク
ロック（第５図Ｈ）の立上りエッジとの差が、そのリタ
イミングクロックの２分の１周期に近ずく。この結果、
一致回路32の出力（第５図Ｊ）の両クロックの一致区間
が小となり、平均値回路33の出力（第５図Ｊ）がレベル
低下する。なお前記クロックの切換りで、多重化回路14
mにより前段の多重化回路141〜14m-1に対する多重化制
御クロックの位相もそれぞれずらされるため、各多重化
は変換点で行われる。
第６図は中間リタイミング回路27のリタイミングクロ
ックがその中間リタイミング回路27の入力パターンの変
換点に遅れ位相で45゜以下に近接する場合の各部の波形
を、第６図に第５図と対応して示す。この場合も切換え
回路28が切換って分周回路12n-mの出力が出力される
ようになり、中間リタイミング回路27の入力パターンの
変換点とリタイミングクロックの立上りエッジとが離さ
れる。
ックがその中間リタイミング回路27の入力パターンの変
換点に遅れ位相で45゜以下に近接する場合の各部の波形
を、第６図に第５図と対応して示す。この場合も切換え
回路28が切換って分周回路12n-mの出力が出力される
ようになり、中間リタイミング回路27の入力パターンの
変換点とリタイミングクロックの立上りエッジとが離さ
れる。
第１図において分周回路29を省略して、点線で示すよ
うに分周回路12n-m-1の出力を遅延回路15′ｍを通じて
多重化回路14mへ供給してもよい。切換え回路28の代り
に、第７図に示すように、排他的論理和回路39にトグル
形フリップフロップ35の出力と、分周回路12n-mのＱ
出力とを供給し、フリップフロップ35の出力が高レベ
ルの時は、分周回路12n-mのＱ出力が反転されて遅延回
路15mへ供給されるようにしてもよい。また第８図に示
すようにトグル形フリップフロップ35のＱ出力をＤ形フ
リップフロップ41によりクロックによりリタイミング
し、つまりクロックと同期して、そのＱ出力及び出力
を切換え回路28へ、又は出力を排他的論理和回路39へ
供給するようにし、動作を安定化することもできる。ま
た第１図に示した中間リタイミング回路27を、多重化回
路の多段接続における複数の個所にそれぞれ挿入しても
よい。
うに分周回路12n-m-1の出力を遅延回路15′ｍを通じて
多重化回路14mへ供給してもよい。切換え回路28の代り
に、第７図に示すように、排他的論理和回路39にトグル
形フリップフロップ35の出力と、分周回路12n-mのＱ
出力とを供給し、フリップフロップ35の出力が高レベ
ルの時は、分周回路12n-mのＱ出力が反転されて遅延回
路15mへ供給されるようにしてもよい。また第８図に示
すようにトグル形フリップフロップ35のＱ出力をＤ形フ
リップフロップ41によりクロックによりリタイミング
し、つまりクロックと同期して、そのＱ出力及び出力
を切換え回路28へ、又は出力を排他的論理和回路39へ
供給するようにし、動作を安定化することもできる。ま
た第１図に示した中間リタイミング回路27を、多重化回
路の多段接続における複数の個所にそれぞれ挿入しても
よい。
「発明の効果」 以上述べたようにこの発明によれば多段縦続接続され
た多重化回路の途中に中間リタイミング回路を挿入し、
対応段の分周回路の出力クロックを実質的に遅延するこ
となくリタイミングクロックとしてこの中間リタイミン
グ回路へ供給することにより、中間リタイミング回路の
後段においてはその後において発生した遅延時間だけ多
重化回路へ供給するクロックを遅延すればよく、その遅
延時間が従来よりも可成り、小さいものとなる。同様に
終段のリタイミング回路16へ供給するリタイミングクロ
ックを得るための遅延時間も従来より小さくすることが
でき、従って高周波のクロックの遅延回路15rとして、
例えば2mの同軸ケーブル１本と増幅器１個とで構成する
ことができ、波形劣化が少なく、正しくリタイミングを
行うことができ、かつ安価に構成することができる。
た多重化回路の途中に中間リタイミング回路を挿入し、
対応段の分周回路の出力クロックを実質的に遅延するこ
となくリタイミングクロックとしてこの中間リタイミン
グ回路へ供給することにより、中間リタイミング回路の
後段においてはその後において発生した遅延時間だけ多
重化回路へ供給するクロックを遅延すればよく、その遅
延時間が従来よりも可成り、小さいものとなる。同様に
終段のリタイミング回路16へ供給するリタイミングクロ
ックを得るための遅延時間も従来より小さくすることが
でき、従って高周波のクロックの遅延回路15rとして、
例えば2mの同軸ケーブル１本と増幅器１個とで構成する
ことができ、波形劣化が少なく、正しくリタイミングを
行うことができ、かつ安価に構成することができる。
第１図はこの発明の実施例を示すブロック図、第２図は
中間リタイミング回路27の入力パターンとリタイミング
クロックとの位相差許容範囲を示す図、第３図は一致回
路32の両クロックの各種位相差状態とその出力の例を示
す図、第４図は一致回路32の両クロックの位相差と平均
値回路33の出力との関係例を示す図、第５図は中間リタ
イミング回路のリタイミングクロックがその入力パター
ンの変換点に進み位相で近ずく場合の各部の波形例を示
すタイムチャート、第６図は中間リタイミング回路のリ
タイミングクロックがその入力パターンの変換点に遅れ
位相で近ずく場合の各部の波形例を示すタイムチャー
ト、第７図は切換え回路28の代りに使用される回路を示
す図、第８図はトグル形フリップフロップ35の出力をク
ロックと同期化する例を示す図、第９図は従来のパター
ン発生器を示すブロック図、第10図はパターン発生回路
13の一例を示すブロック図、第11図は多重化回路141の
具体例を示す論理回路図、第12図は第９図のパターン発
生器の動作例を示す各部の波形を示すタイムチャート、
第13図は遅延回路15rの従来の具体的構成を示す図であ
る。
中間リタイミング回路27の入力パターンとリタイミング
クロックとの位相差許容範囲を示す図、第３図は一致回
路32の両クロックの各種位相差状態とその出力の例を示
す図、第４図は一致回路32の両クロックの位相差と平均
値回路33の出力との関係例を示す図、第５図は中間リタ
イミング回路のリタイミングクロックがその入力パター
ンの変換点に進み位相で近ずく場合の各部の波形例を示
すタイムチャート、第６図は中間リタイミング回路のリ
タイミングクロックがその入力パターンの変換点に遅れ
位相で近ずく場合の各部の波形例を示すタイムチャー
ト、第７図は切換え回路28の代りに使用される回路を示
す図、第８図はトグル形フリップフロップ35の出力をク
ロックと同期化する例を示す図、第９図は従来のパター
ン発生器を示すブロック図、第10図はパターン発生回路
13の一例を示すブロック図、第11図は多重化回路141の
具体例を示す論理回路図、第12図は第９図のパターン発
生器の動作例を示す各部の波形を示すタイムチャート、
第13図は遅延回路15rの従来の具体的構成を示す図であ
る。
Claims (1)
- 【請求項１】入力クロックを、縦続接続された複数の分
周回路で順次分周し、その終端の出力クロックでパター
ン発生回路を動作させて、そのパターン発生回路から複
数のパターンを並列に出力し、これらパターンを、上記
分周回路の出力を用いて複数の多重化回路で、多段的に
順次多重化し、その最終多重化出力パターンをリタイミ
ングする広帯域パルスパターン発生器において、 上記多重化回路の多段接続の途中に挿入され、対応する
段の上記分周回路の出力クロックを実質的に遅延しない
クロックで直前の多重化回路の出力パターンをリタイミ
ングする中間リタイミング回路と、 その中間リタイミング回路のリタイミングクロックと、
その中間リタイミング回路の入力パターンの変換点とが
所定値以上互いに接近するとこれを検出する検出手段
と、 その検出手段の検出出力で、上記中間リタイミング回路
の直前の多重化回路に対し、多重化制御するためのクロ
ックを作る分周回路へ供給するクロックの位相を反転す
る手段と、 を設けたことを特徴とする広帯域パルスパターン発生
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218454A JP2966491B2 (ja) | 1990-08-20 | 1990-08-20 | 広帯域パルスパターン発生器 |
| US07/748,755 US5150390A (en) | 1990-08-20 | 1991-08-20 | High-rate pulse pattern generator |
| EP19910113931 EP0472160A3 (en) | 1990-08-20 | 1991-08-20 | High-rate pulse pattern generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218454A JP2966491B2 (ja) | 1990-08-20 | 1990-08-20 | 広帯域パルスパターン発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100406A JPH04100406A (ja) | 1992-04-02 |
| JP2966491B2 true JP2966491B2 (ja) | 1999-10-25 |
Family
ID=16720162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218454A Expired - Fee Related JP2966491B2 (ja) | 1990-08-20 | 1990-08-20 | 広帯域パルスパターン発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5150390A (ja) |
| EP (1) | EP0472160A3 (ja) |
| JP (1) | JP2966491B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0135488B1 (ko) * | 1994-05-26 | 1998-06-15 | 김광호 | 동기카운터 및 그 캐리전파방법 |
| US5761216A (en) * | 1995-02-24 | 1998-06-02 | Advantest Corp. | Bit error measurement system |
| US6671341B1 (en) * | 1999-09-17 | 2003-12-30 | Agere Systems, Inc. | Glitch-free phase switching synthesizer |
| US6293540B1 (en) * | 1999-11-29 | 2001-09-25 | Diebold, Incorporated | Currency dispenser service method |
| EP1244214A1 (en) * | 2001-03-23 | 2002-09-25 | STMicroelectronics Limited | Phase control digital frequency divider |
| JP2003198496A (ja) * | 2001-12-27 | 2003-07-11 | Ando Electric Co Ltd | 時分割多重信号発生回路 |
| US8766681B2 (en) * | 2012-09-07 | 2014-07-01 | Applied Micro Circuits Corporation | Device and method for a multiplexor/demultiplexor reset scheme |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60143017A (ja) * | 1983-12-29 | 1985-07-29 | Advantest Corp | クロツク同期式論理装置 |
| CA1278627C (en) * | 1986-01-07 | 1991-01-02 | Naonobu Fujimoto | Hierarchical data transmission system |
| US4757264A (en) * | 1987-10-08 | 1988-07-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Sample clock signal generator circuit |
| US4868430A (en) * | 1988-02-11 | 1989-09-19 | Ncr Corporation | Self-correcting digitally controlled timing circuit |
| US5062126A (en) * | 1990-03-26 | 1991-10-29 | Hughes Aircraft Company | High speed synchronous counter system and process with look-ahead carry generating circuit |
| US5060243A (en) * | 1990-05-29 | 1991-10-22 | Motorola, Inc. | Ripple counter with reverse-propagated zero detection |
-
1990
- 1990-08-20 JP JP2218454A patent/JP2966491B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-20 EP EP19910113931 patent/EP0472160A3/en not_active Withdrawn
- 1991-08-20 US US07/748,755 patent/US5150390A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5150390A (en) | 1992-09-22 |
| JPH04100406A (ja) | 1992-04-02 |
| EP0472160A3 (en) | 1993-01-13 |
| EP0472160A2 (en) | 1992-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |