JPH0397329A - デマルチプレクサ - Google Patents
デマルチプレクサInfo
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- JPH0397329A JPH0397329A JP1232902A JP23290289A JPH0397329A JP H0397329 A JPH0397329 A JP H0397329A JP 1232902 A JP1232902 A JP 1232902A JP 23290289 A JP23290289 A JP 23290289A JP H0397329 A JPH0397329 A JP H0397329A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は，光通信システムなどの多重化された高速信号
を扱う通信システムで用いられる同期調整機能を有する
デマルチプレクサに関する．（従来の技術） 近年、情報量の増大に伴ない、光情報通信システムなど
の高密度な情報システムが考案され、実用化の途上にあ
る。このシステムでは信号線が１本でしかも情報量が大
きいため画像，コンピューターデータ等いくつかのメデ
ィアの信号を多重化して伝達することになる。そのため
データを多重化するマルチプレクサ及びその多重化され
たデータを元通り分配するデマルチプレクサがキーデバ
イスとなる。このマルチプレクサ及びデマルチプレクサ
はその動作の高速性向上を目指して開発が進んでおり、
更に，通信システムとの整合性も問題になりつつある。
を扱う通信システムで用いられる同期調整機能を有する
デマルチプレクサに関する．（従来の技術） 近年、情報量の増大に伴ない、光情報通信システムなど
の高密度な情報システムが考案され、実用化の途上にあ
る。このシステムでは信号線が１本でしかも情報量が大
きいため画像，コンピューターデータ等いくつかのメデ
ィアの信号を多重化して伝達することになる。そのため
データを多重化するマルチプレクサ及びその多重化され
たデータを元通り分配するデマルチプレクサがキーデバ
イスとなる。このマルチプレクサ及びデマルチプレクサ
はその動作の高速性向上を目指して開発が進んでおり、
更に，通信システムとの整合性も問題になりつつある。
第９図に例として従来の８ ｂｉｔのデマルチプレクサ
の構或図を示す。
の構或図を示す。
１はデータ入力信号端子、３はクロツク人力信号端子，
２−１〜８はデータ出力信号端子，７はクロック分周回
路、８はＤフリツプフロツプ（ＤＦＦ），９はトライス
テージ（ｔｒｉ−ｓｔａｇｅ）ブリップフロップ（ＴＳ
−ＦＦ）．４，５，６はそれぞれ１／２ＣＫ，１／４Ｇ
Ｋ，１／８ＣＫ信号（ＣＫはクロック周波数の略称であ
る． ） ． １４，ｌ５はデータ信号をそれぞれ工：
２，１：４にデマルチプレクスされた信号である。
２−１〜８はデータ出力信号端子，７はクロック分周回
路、８はＤフリツプフロツプ（ＤＦＦ），９はトライス
テージ（ｔｒｉ−ｓｔａｇｅ）ブリップフロップ（ＴＳ
−ＦＦ）．４，５，６はそれぞれ１／２ＣＫ，１／４Ｇ
Ｋ，１／８ＣＫ信号（ＣＫはクロック周波数の略称であ
る． ） ． １４，ｌ５はデータ信号をそれぞれ工：
２，１：４にデマルチプレクスされた信号である。
ＴＳ−ＦＦとは，Ｒ−Ｓフリツプフロツプ（ＲＳ−ＦＦ
）２つがマスク（Ｍａｓｔｅｒ）段、 スレーブ（ Ｓ
ｌａｖｅ）段として機能する従来のＭＳ型のＤＦＦ”
に対し、スレーブ段をもう一段追加してＭＳ１Ｓ２型と
したフリップフロップである。入力のタイミングはＤ
Ｆ Ｆと同じだが、出力がＧＫ信号より半周期ずれて出
力される。
）２つがマスク（Ｍａｓｔｅｒ）段、 スレーブ（ Ｓ
ｌａｖｅ）段として機能する従来のＭＳ型のＤＦＦ”
に対し、スレーブ段をもう一段追加してＭＳ１Ｓ２型と
したフリップフロップである。入力のタイミングはＤ
Ｆ Ｆと同じだが、出力がＧＫ信号より半周期ずれて出
力される。
このデマルチプレクサはＤＦＦ及びＴＳ−ＦＦを一対と
した１：２デマルチプレクサを基本に樹鎖状（各段毎に
１：２の割合で枝別れしていく状態）に１二８まで広げ
たものである。 １：２丁マルチプレクサも同様に構或
される． 高速の信号を取り扱う場合，最高速の信号を扱う場所を
できる限り減らすのが，安定な動作をさせる上で都合が
良い。特に集積回路（ＩＣ）化を行ないコスト低減，縮
少化を行なう際には重要である。そのためには、ここに
示されている回路構成が適している。
した１：２デマルチプレクサを基本に樹鎖状（各段毎に
１：２の割合で枝別れしていく状態）に１二８まで広げ
たものである。 １：２丁マルチプレクサも同様に構或
される． 高速の信号を取り扱う場合，最高速の信号を扱う場所を
できる限り減らすのが，安定な動作をさせる上で都合が
良い。特に集積回路（ＩＣ）化を行ないコスト低減，縮
少化を行なう際には重要である。そのためには、ここに
示されている回路構成が適している。
基本となる１：２デマルチプレクサは入力信号に対し．
ＧＫ信号を１／２に分周した１／２ＣＫ信号をＴＳ−Ｆ
Ｆ，ＤＦＦに与え、しかも両ＦＦでは１７２ＧＫ信号の
立ち上がり、もしくは立ち下がりで別々にラッチをかけ
ることでデータ信号を２つに分ける機能を持っている． タイミングチャートを使って説明する．第５図Ｉは基本
となる１：２デマルチプレクサのタイミングチャートで
ある．１４′はＴＳ−ＦＦの出力、１４’はＤＦＦの出
力である．ＴＳ−ＦＦでは４の立ち上がりでラッチがか
かるため１３の（ａ，Ｑ，ｅ・・・）の信号列をとり入
れる．他方、ＤＦＦでは４の立ち下がりでラッチをかけ
るため（ｂ，ｄ，ｆ・・・）の信号列をとり入れる。出
力は、１４′はＴＳ−ＦＦの出力のため半周期遅れ、結
局１４’，１４’は出力タイミングが揃うことになる。
ＧＫ信号を１／２に分周した１／２ＣＫ信号をＴＳ−Ｆ
Ｆ，ＤＦＦに与え、しかも両ＦＦでは１７２ＧＫ信号の
立ち上がり、もしくは立ち下がりで別々にラッチをかけ
ることでデータ信号を２つに分ける機能を持っている． タイミングチャートを使って説明する．第５図Ｉは基本
となる１：２デマルチプレクサのタイミングチャートで
ある．１４′はＴＳ−ＦＦの出力、１４’はＤＦＦの出
力である．ＴＳ−ＦＦでは４の立ち上がりでラッチがか
かるため１３の（ａ，Ｑ，ｅ・・・）の信号列をとり入
れる．他方、ＤＦＦでは４の立ち下がりでラッチをかけ
るため（ｂ，ｄ，ｆ・・・）の信号列をとり入れる。出
力は、１４′はＴＳ−ＦＦの出力のため半周期遅れ、結
局１４’，１４’は出力タイミングが揃うことになる。
これが基本となる１：２デマルチプレクサの動作である
６２ ヒットのデマルチプレクサは、 この１：２デマ
ルチプレクサを樹鎖状に広げたものである。
６２ ヒットのデマルチプレクサは、 この１：２デマ
ルチプレクサを樹鎖状に広げたものである。
第９図の場合、例えば１４もしくは１５では全ての信号
線で同じタイミングでデータが変化しているため、共通
の１／４ＣＫ，１／８ＣＫ信号でデマルチプレクス動作
が可能である。分周回路７では１／２ＧＫ，１／４ＣＫ
，１／８ＣＫについてそれぞれ１本の出力信号を出力す
る。１／２ＣＫ，１／４ＧＫ，１／８ＧＫ信号のタイミ
ングはデマルチプレクサ部（主回路部）の遅延時間に合
わせて、最適に動作するように調整されている。出力信
号端子２−１〜８の順序は１から順に入ってきた信号が
出力される場所を示す．ただし２−８の次は再び２−１
に戻る。
線で同じタイミングでデータが変化しているため、共通
の１／４ＣＫ，１／８ＣＫ信号でデマルチプレクス動作
が可能である。分周回路７では１／２ＧＫ，１／４ＣＫ
，１／８ＣＫについてそれぞれ１本の出力信号を出力す
る。１／２ＣＫ，１／４ＧＫ，１／８ＧＫ信号のタイミ
ングはデマルチプレクサ部（主回路部）の遅延時間に合
わせて、最適に動作するように調整されている。出力信
号端子２−１〜８の順序は１から順に入ってきた信号が
出力される場所を示す．ただし２−８の次は再び２−１
に戻る。
（発明が解決しようとする課題）
デマルチプレクサはシリアルで次から次へと流れてくる
データ信号にある一定回数の枠を決め、その枠内のデー
タ信号を一つずつ別な出力端子に出力する操作を繰り返
しデータを分配する装置である。
データ信号にある一定回数の枠を決め、その枠内のデー
タ信号を一つずつ別な出力端子に出力する操作を繰り返
しデータを分配する装置である。
光通信システム等では送られてくる信号は、送るべきデ
ータ列及び同期ＣＫ信号のみである。信号が多重化され
ている場合、その多重化の始まるタイミングの信号は送
られず、一定パターンのデータ信号を送り、そのパター
ンを判定することで、多重化の枠の位置を知り修正する
という方法がとられる．この枠は前述の回路ではクロッ
ク分周回路で作られる分周信号の出力で決まるが、例え
ば第９図の１二８デマルチプレクサの場合データ信号に
対する分周信号に８通りの不確定性がある．このため、
このままでは例えば２−１に出力すべき信号を２−４に
出力してしまうという不都合が生じる。この出力端子の
ずれは、２−１〜８と並べた場合順序は変化してはいな
い。すなわち、上の例では２−２に出力すべき信号は２
−５へ、２−７へ出力すべき信号は２−２に出力されて
いる．この事は分周信号に８通りしか不確定性がないこ
とと対応している。
ータ列及び同期ＣＫ信号のみである。信号が多重化され
ている場合、その多重化の始まるタイミングの信号は送
られず、一定パターンのデータ信号を送り、そのパター
ンを判定することで、多重化の枠の位置を知り修正する
という方法がとられる．この枠は前述の回路ではクロッ
ク分周回路で作られる分周信号の出力で決まるが、例え
ば第９図の１二８デマルチプレクサの場合データ信号に
対する分周信号に８通りの不確定性がある．このため、
このままでは例えば２−１に出力すべき信号を２−４に
出力してしまうという不都合が生じる。この出力端子の
ずれは、２−１〜８と並べた場合順序は変化してはいな
い。すなわち、上の例では２−２に出力すべき信号は２
−５へ、２−７へ出力すべき信号は２−２に出力されて
いる．この事は分周信号に８通りしか不確定性がないこ
とと対応している。
この不確定性によるビットずれは、信号入力の初期には
対処の方法が無く、不確定性を有したままであるが、シ
ステムが識別信号を送信し、ビットずれの大きさを判断
し得た時点で修正を加えなければならない．現段階では
この修正に対する方法は解決されてはいない。ただし，
容易に考えつく方法としては、ＧＫ信号を適当なビット
数読みとばすこと、出力信号に８Ｘ８のマトリックス状
のセレクタを用いて切り換えることがある．後者は複雑
になりすぎるし、前者は高速動作を追及し、ＤＦＦ動作
の限界に近づいた周波数では、ＧＫ信号を読み飛ばすこ
とが非常に困難であり、現状では実現不可能であろう。
対処の方法が無く、不確定性を有したままであるが、シ
ステムが識別信号を送信し、ビットずれの大きさを判断
し得た時点で修正を加えなければならない．現段階では
この修正に対する方法は解決されてはいない。ただし，
容易に考えつく方法としては、ＧＫ信号を適当なビット
数読みとばすこと、出力信号に８Ｘ８のマトリックス状
のセレクタを用いて切り換えることがある．後者は複雑
になりすぎるし、前者は高速動作を追及し、ＤＦＦ動作
の限界に近づいた周波数では、ＧＫ信号を読み飛ばすこ
とが非常に困難であり、現状では実現不可能であろう。
そこで、デマルチプレ・クサにより分配された信号を正
常な出方端子から出力することができる簡単な回路を付
け加える必要がある。
常な出方端子から出力することができる簡単な回路を付
け加える必要がある。
最近では光通信ネットワークの国際標準化の動きがあり
、その中で有カ視されている Ｓ ｙｈｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗ
ｏｒｋ （ Ｓ Ｏ Ｎ Ｅ Ｔ）、ＳＴＳ系（ Ｓ
ｙｎｃｈｒｏｎｏｕｓ Ｔ ｒａｎｓｐｏｒｔａｔｉｏ
ｎＳ ｙｓｔｅｍ）のネットワークテハ、デー９ ヲ８
ｂｉｔ毎に送ることになっており、前述のように，１
ビット刻みの多重化ではな＜．ｓｂｉｔ刻みの多重化が
必要である。このネットワークでは１度８ ｂｉｔに分
配した後に信号処理を行なうため、工：８デマルチプレ
クサが必要であるが特にＳＴＳ系では先のビットずれが
生じるとデータの内容が変化してしまうことになるので
データ信号列との同期をとる必要がある．この同期を特
にフレーム同期と呼ぶ。フレーム同期での重要点は、８
ｂｉｔの信号が同じタイミングでしかも正しい出力端
子に出力されるということである。
、その中で有カ視されている Ｓ ｙｈｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗ
ｏｒｋ （ Ｓ Ｏ Ｎ Ｅ Ｔ）、ＳＴＳ系（ Ｓ
ｙｎｃｈｒｏｎｏｕｓ Ｔ ｒａｎｓｐｏｒｔａｔｉｏ
ｎＳ ｙｓｔｅｍ）のネットワークテハ、デー９ ヲ８
ｂｉｔ毎に送ることになっており、前述のように，１
ビット刻みの多重化ではな＜．ｓｂｉｔ刻みの多重化が
必要である。このネットワークでは１度８ ｂｉｔに分
配した後に信号処理を行なうため、工：８デマルチプレ
クサが必要であるが特にＳＴＳ系では先のビットずれが
生じるとデータの内容が変化してしまうことになるので
データ信号列との同期をとる必要がある．この同期を特
にフレーム同期と呼ぶ。フレーム同期での重要点は、８
ｂｉｔの信号が同じタイミングでしかも正しい出力端
子に出力されるということである。
前述した出力信号の組み替えの方法では、確かに正しい
出力端子に出力することはできても、そのタイミングが
ずれて、８ ｂｉｔの一連の信号が２回に分かれて出力
されることになる．この点も改良が必要となる． すなわち高速で動作するデマルチプレクサに求められる
こととしては，分配された信号をシステムで要求してい
る正しい出力端子に送り出すこと，更にＳＴＳ系を指向
する場合にはタイミングまで合わせてフレーム同期をか
けることが必須の要件となる． 現在このような高速信号に対し、フレーム同期まで対応
できる回路は、存在せず、その実現が求められている． 〔発明の構或〕 （課題を解決するための手段） 上記問題点を解決するために、本発明は，主回路部とク
ロック分周回路部とを有するデマルチプレクサにおいて
．１／２ＧＫ，１／４ＧＫなど各種分周信号に、論理を
反転させる回路を付け加える事を特徴としている。 こ
れは１：２Ｎデマルチプレクサにも適用される．ビット
ずれの修正はＮ個の反転回路を動作するがどうかで行な
う．１．２ アマルチプレクサでのビットずれの不確定
性は２通りであり、 これは、Ｎ個の反転回路の操作で
必ず修正される． 具体的にはエクスクルーシブオア回路（ＥＸ−ＯＲ）を
各分周信号に加えることで容易に実現できる．ＥＸ−Ｏ
Ｒを用いることは一例であって、論理を反転させる回路
ならどんな回路でも良い。
出力端子に出力することはできても、そのタイミングが
ずれて、８ ｂｉｔの一連の信号が２回に分かれて出力
されることになる．この点も改良が必要となる． すなわち高速で動作するデマルチプレクサに求められる
こととしては，分配された信号をシステムで要求してい
る正しい出力端子に送り出すこと，更にＳＴＳ系を指向
する場合にはタイミングまで合わせてフレーム同期をか
けることが必須の要件となる． 現在このような高速信号に対し、フレーム同期まで対応
できる回路は、存在せず、その実現が求められている． 〔発明の構或〕 （課題を解決するための手段） 上記問題点を解決するために、本発明は，主回路部とク
ロック分周回路部とを有するデマルチプレクサにおいて
．１／２ＧＫ，１／４ＧＫなど各種分周信号に、論理を
反転させる回路を付け加える事を特徴としている。 こ
れは１：２Ｎデマルチプレクサにも適用される．ビット
ずれの修正はＮ個の反転回路を動作するがどうかで行な
う．１．２ アマルチプレクサでのビットずれの不確定
性は２通りであり、 これは、Ｎ個の反転回路の操作で
必ず修正される． 具体的にはエクスクルーシブオア回路（ＥＸ−ＯＲ）を
各分周信号に加えることで容易に実現できる．ＥＸ−Ｏ
Ｒを用いることは一例であって、論理を反転させる回路
ならどんな回路でも良い。
第１図に１＝８デマルチプレクサを例にとり本発明の全
体像を示す．これは、第９図の分周出カにＥＸ−ＯＲ１
６を挿入したものである．ＥＸ一。Ｒの一方の信号が「
Ｌ」の時、分周信号はそのまま出力され，「Ｈ」の時は
反転して出刀される。
体像を示す．これは、第９図の分周出カにＥＸ−ＯＲ１
６を挿入したものである．ＥＸ一。Ｒの一方の信号が「
Ｌ」の時、分周信号はそのまま出力され，「Ｈ」の時は
反転して出刀される。
なお，前段の分周信号の反転により、主回路部の途中の
信号線のデータ信号例えば１４， Ｉｓなどのタイミン
グがずれるが，後段の分周信号のタイミングは変化しな
い．このために，デマルチプレクサ部の各ＦＦのタイミ
ングマージンは広くとっておく必要がある． なお、前段の分周信号反転に合わせて後段の分周信号の
タイミングをずらす回路を加えればこの問題も解消され
る．ただしこの場合はタイミングをずらす操作を加える
ことで分周回路に読み飛ばしが生じないように、分周回
路はタイミング変換回路から分離しておく必要がある． （作用） 単純な１：２のデマルチプレクサの場合について第５図
のタイミングチャートで説明する．シリアルデータ信号
１３に対して、■は１／２ＧＫ信号４を反転せずに，■
は反転して与えた場合のＴＳ−ＦＦの出力１４′とＤＦ
Ｆ の出力１４’を示した図である．■の場合データ列
（ａ，ｃ，ｅ・・・）が１４′に、（ｂ，ｄ，ｆ・・・
）が１４′に出力されている．他方，■の場合．（ｂ，
ｄ，ｆ−）が１４′に，（ａ，ａ，ｅ・・・）が１４′
に出力される．このように夏，■ではデータ列が異なっ
た出力端子から出力される．これは反転操作の選択によ
り、出力端子を正しく選ぶことができることを意味する
。
信号線のデータ信号例えば１４， Ｉｓなどのタイミン
グがずれるが，後段の分周信号のタイミングは変化しな
い．このために，デマルチプレクサ部の各ＦＦのタイミ
ングマージンは広くとっておく必要がある． なお、前段の分周信号反転に合わせて後段の分周信号の
タイミングをずらす回路を加えればこの問題も解消され
る．ただしこの場合はタイミングをずらす操作を加える
ことで分周回路に読み飛ばしが生じないように、分周回
路はタイミング変換回路から分離しておく必要がある． （作用） 単純な１：２のデマルチプレクサの場合について第５図
のタイミングチャートで説明する．シリアルデータ信号
１３に対して、■は１／２ＧＫ信号４を反転せずに，■
は反転して与えた場合のＴＳ−ＦＦの出力１４′とＤＦ
Ｆ の出力１４’を示した図である．■の場合データ列
（ａ，ｃ，ｅ・・・）が１４′に、（ｂ，ｄ，ｆ・・・
）が１４′に出力されている．他方，■の場合．（ｂ，
ｄ，ｆ−）が１４′に，（ａ，ａ，ｅ・・・）が１４′
に出力される．このように夏，■ではデータ列が異なっ
た出力端子から出力される．これは反転操作の選択によ
り、出力端子を正しく選ぶことができることを意味する
。
１：２Ｎデマルチプレクサの場合にはこの繰り返しと考
える． ただし、出力される位置は，初段１／２ＧＫ反転の際１
回のシフト，ｉ段目の分周出力の反転の（１−１） 際には２ 回のシフトが行なわれる。このため，２
進法の考え方により、 ２通りの不確定性に対して出力
信号の位置を任意の数だけずらすことがＮ個の反転回路
を操作することで可能となる。
える． ただし、出力される位置は，初段１／２ＧＫ反転の際１
回のシフト，ｉ段目の分周出力の反転の（１−１） 際には２ 回のシフトが行なわれる。このため，２
進法の考え方により、 ２通りの不確定性に対して出力
信号の位置を任意の数だけずらすことがＮ個の反転回路
を操作することで可能となる。
このように、分周信号に論理を反転させる回路を付け加
えることにより出力端子を正しく選ぶことができるよう
になる． （実施例） 本発明の実施例を第１図〜第８図を用いて説明する。
えることにより出力端子を正しく選ぶことができるよう
になる． （実施例） 本発明の実施例を第１図〜第８図を用いて説明する。
第２図は本発明の一実施例を示す図である．クロック分
周回路は，１／２ディバイダ（１／２ｄｉｖｉｄｅｒ，
以下、１／２ＤＩＶという．）を３段接続して、１／２
ＣＫ４’ １／４ＣＫ５’ １／８ＣＫ６’の各信
号を作っている． これら各信号はＥＸ−ＯＲ１６を介して分周出力４，５
，６として主回路部に送る信号をつくっている． １０
， １１． １２の３本の信号を選択することで、４〜
６の信号の反転を行ないある特定信号の出力端子を決め
ることができる． 第６図にこの実施例の回路におけるタイミングチャート
を示す． 各波形は第１図の信号線の数字と一致している．又、こ
の波形は１０， １１． １２の３つの反転信号が全て
「Ｌ』の時である．注意しなければならないのは１７２
ＧＫ信号４と１／４ＧＫ信号５及び１／８ＣＫ信号６の
タイミング関係である．第５図から判るように、ｌ４の
信号のタイミングは４により決まり、４の反転により半
周期タイミングがずれる．しかもａについては進みｂに
ついては遅れている．第６図の様に１４の後半で５の立
ち上がりもしくは立ち下がりがある場合系全体では反転
する前のａの信号の位置にｂの信号が出力されることに
なり、出力位置が１つ先送りとなる． 又、１４の前半にある場合は逆に出力位置が１つ遅れる
ことになる． 同様に１５と６の位置関係により、出力位置が２つ進む
か遅れるかが定まる， １０， １１． １２の信号に
よる調整を容易にするために、この選択は、進むか遅れ
るかをどちらか一方に決めておかなくてはならない．又
，５もしくは６のタイミングの許される範囲は非常に狭
く，これを実現するために使われるＯＦＦなどは高速仕
様である必要がある。
周回路は，１／２ディバイダ（１／２ｄｉｖｉｄｅｒ，
以下、１／２ＤＩＶという．）を３段接続して、１／２
ＣＫ４’ １／４ＣＫ５’ １／８ＣＫ６’の各信
号を作っている． これら各信号はＥＸ−ＯＲ１６を介して分周出力４，５
，６として主回路部に送る信号をつくっている． １０
， １１． １２の３本の信号を選択することで、４〜
６の信号の反転を行ないある特定信号の出力端子を決め
ることができる． 第６図にこの実施例の回路におけるタイミングチャート
を示す． 各波形は第１図の信号線の数字と一致している．又、こ
の波形は１０， １１． １２の３つの反転信号が全て
「Ｌ』の時である．注意しなければならないのは１７２
ＧＫ信号４と１／４ＧＫ信号５及び１／８ＣＫ信号６の
タイミング関係である．第５図から判るように、ｌ４の
信号のタイミングは４により決まり、４の反転により半
周期タイミングがずれる．しかもａについては進みｂに
ついては遅れている．第６図の様に１４の後半で５の立
ち上がりもしくは立ち下がりがある場合系全体では反転
する前のａの信号の位置にｂの信号が出力されることに
なり、出力位置が１つ先送りとなる． 又、１４の前半にある場合は逆に出力位置が１つ遅れる
ことになる． 同様に１５と６の位置関係により、出力位置が２つ進む
か遅れるかが定まる， １０， １１． １２の信号に
よる調整を容易にするために、この選択は、進むか遅れ
るかをどちらか一方に決めておかなくてはならない．又
，５もしくは６のタイミングの許される範囲は非常に狭
く，これを実現するために使われるＯＦＦなどは高速仕
様である必要がある。
この事は１：２の基本回路を樹鎖状につなげた利点を失
なうことになり、遅延時間などの回路パラメーターの設
計上のマージンも少ないことになる．ただ回路としては
シンプルになる利点がある．具体的に， １０ Ｇ
ｂｐｓ帯の光通信システムであるＳＴＳ−１９２システ
ム中の１＝８デマルチプレクサに適用する場合を考える
。入力信号は１０Ｇｂｐｓ，周期は１００ｐｓｅｃ程度
である．回路は、Ｇ ａ Ａ ｓ半導体上のＭＥＳＦＥ
Ｔを用いたＳｏｕｒｃｅ Ｃｏｕｐｌｅｄ Ｆ Ｅ Ｔ
Ｌｏｇｉｃ （Ｓ Ｃ Ｆ’ Ｌ）を用いることにする
。
なうことになり、遅延時間などの回路パラメーターの設
計上のマージンも少ないことになる．ただ回路としては
シンプルになる利点がある．具体的に， １０ Ｇ
ｂｐｓ帯の光通信システムであるＳＴＳ−１９２システ
ム中の１＝８デマルチプレクサに適用する場合を考える
。入力信号は１０Ｇｂｐｓ，周期は１００ｐｓｅｃ程度
である．回路は、Ｇ ａ Ａ ｓ半導体上のＭＥＳＦＥ
Ｔを用いたＳｏｕｒｃｅ Ｃｏｕｐｌｅｄ Ｆ Ｅ Ｔ
Ｌｏｇｉｃ （Ｓ Ｃ Ｆ’ Ｌ）を用いることにする
。
この回路は高速で動作し、かつ作動動作を基本とする縦
積み構或が可能であるためＥＸ−ＯＲやＤＦＦを簡単な
回路で実現しやすい。ＬＯＧ−ｂｐｓ動作時には、１／
４ＧＫ信号５のばらつきは立ち上がり、立ち下がり時間
を考慮して４０ｐｓａｃ程度に抑えるようにする。
積み構或が可能であるためＥＸ−ＯＲやＤＦＦを簡単な
回路で実現しやすい。ＬＯＧ−ｂｐｓ動作時には、１／
４ＧＫ信号５のばらつきは立ち上がり、立ち下がり時間
を考慮して４０ｐｓａｃ程度に抑えるようにする。
４と５のタイミング調整には８や９の各フリツプフロツ
プの遅延時間のばらつきも考慮した上で５の信号線上に
バッファ（Ｂｕｆｆｅｒ）回路を加えて行なう。
プの遅延時間のばらつきも考慮した上で５の信号線上に
バッファ（Ｂｕｆｆｅｒ）回路を加えて行なう。
ただし，第１図や第２図では省略してある。バッファ１
段の遅延時間は，回路シミュレーター（ＳＰＩＣＥ）に
より２５〜４５ｐｓｅｃとなっている．このばらつきは
途中の配線容量の違いによる．実際には各ＤＦＦを高速
仕様にした場合５には２段のバッファを加え、遅延５０
ｐｓｅｃを実現できる．そのばらつきも４０ｐｓｅｃ
（±２０ｐｓｅｃ）内に納め得る可能性がある。第７図
に４．５．６のタイミングチャートを示す．但し、（ａ
）は１０がｒＬＪの時、（ｂ）は１０がｒＨＪの時であ
る。
段の遅延時間は，回路シミュレーター（ＳＰＩＣＥ）に
より２５〜４５ｐｓｅｃとなっている．このばらつきは
途中の配線容量の違いによる．実際には各ＤＦＦを高速
仕様にした場合５には２段のバッファを加え、遅延５０
ｐｓｅｃを実現できる．そのばらつきも４０ｐｓｅｃ
（±２０ｐｓｅｃ）内に納め得る可能性がある。第７図
に４．５．６のタイミングチャートを示す．但し、（ａ
）は１０がｒＬＪの時、（ｂ）は１０がｒＨＪの時であ
る。
第３図は，本発明の別の実施例のクロック分周回路を示
す図である。使用するデバイス等は先の実施例と変わら
ない．この回路はＯＦＦを用いて分周信号５’， ６’
を一度それぞれ４，５でラッチをかけていることに特徴
がある。
す図である。使用するデバイス等は先の実施例と変わら
ない．この回路はＯＦＦを用いて分周信号５’， ６’
を一度それぞれ４，５でラッチをかけていることに特徴
がある。
ＤＦＦは２個使用し，それぞれクロック分周回路と分周
出力５を出力する反転回路との間及び同じくクロック分
周回路と分周出力６を出力する反転回路との間に接続さ
れている。分周出力５を出力する反転回路のＤＦＦに分
周出力４が接続され、分周出力６を出力する反転回路の
ＤＦＦに分周出力５が接続されている． 又、１０， １１． １２の信号で４．５．６を反転す
ることができることは前実施例と変わりはない。
出力５を出力する反転回路との間及び同じくクロック分
周回路と分周出力６を出力する反転回路との間に接続さ
れている。分周出力５を出力する反転回路のＤＦＦに分
周出力４が接続され、分周出力６を出力する反転回路の
ＤＦＦに分周出力５が接続されている． 又、１０， １１． １２の信号で４．５．６を反転す
ることができることは前実施例と変わりはない。
この回路では、１０． １１の信号による反転により、
５，６の出力のタイミングをずらす．第８図は第３図の
回路における４，５．６の出力タイミングチャートであ
る．（ａ）はｌＯ〜ｌ２が全て「Ｌ』の時、（ｂ）は、
１０のみ「Ｈ」の時のタイミングチャートである．（ａ
）と（ｂ）を比べて４の反転に合わせて５，６のタイミ
ングもずれている．この回路を用いると主回路部の各Ｆ
Ｆのタイミングマージンはゆるくなる．ただし，この分
周回路内に用いているＤＦＦのマージンは正確に見積る
必要がある．そのマージン幅は前実施例と同程度であり
、適当にバッファ回路を用いることによって実現可能で
ある．なおこの例でも判るように１０〜１２の反転操作
によっても、基本分周信号を作っている３つの１／２Ｄ
ＩＶには影響を与えない。
５，６の出力のタイミングをずらす．第８図は第３図の
回路における４，５．６の出力タイミングチャートであ
る．（ａ）はｌＯ〜ｌ２が全て「Ｌ』の時、（ｂ）は、
１０のみ「Ｈ」の時のタイミングチャートである．（ａ
）と（ｂ）を比べて４の反転に合わせて５，６のタイミ
ングもずれている．この回路を用いると主回路部の各Ｆ
Ｆのタイミングマージンはゆるくなる．ただし，この分
周回路内に用いているＤＦＦのマージンは正確に見積る
必要がある．そのマージン幅は前実施例と同程度であり
、適当にバッファ回路を用いることによって実現可能で
ある．なおこの例でも判るように１０〜１２の反転操作
によっても、基本分周信号を作っている３つの１／２Ｄ
ＩＶには影響を与えない。
第４図は別な実施例の回路図である。
この回路は４個のＲＳ−ＦＦ，４個のセレクタ（Ｓ）及
び２個のＥＸ−ＯＲからなっている。
び２個のＥＸ−ＯＲからなっている。
これも第３図の場合と同じ＜．５．６の信号は反転操作
によりタイミングをずらす．又、タイミングチャートも
第８図で同様に示される．第４図の例では第３図の場合
と比べＯＦＦのりタイミング動作を含まず、基本となる
分周回路の他には、タイミングマージンの厳しい部分は
存在しない．又，主回路部も同様である。
によりタイミングをずらす．又、タイミングチャートも
第８図で同様に示される．第４図の例では第３図の場合
と比べＯＦＦのりタイミング動作を含まず、基本となる
分周回路の他には、タイミングマージンの厳しい部分は
存在しない．又，主回路部も同様である。
この回路は基本となる分周回路からタイミングの異なっ
たいくつかの分周信号をとり出し、反転制御信号１０〜
１２を用いて、セレクタ１７で選び出された分周信号を
出力する回路である．利点はタイミングマージンの考慮
が楽であるという点である。
たいくつかの分周信号をとり出し、反転制御信号１０〜
１２を用いて、セレクタ１７で選び出された分周信号を
出力する回路である．利点はタイミングマージンの考慮
が楽であるという点である。
ここでは半導体素子にＧ ａ Ａ ｓのＭＥＳＦＥＴを
用いたがＩｎＰのＭＩＳＦＥＴやＳｉ材料を用いたＭＯ
ＳＦＥＴ等を採用しても良い．また論理回路形式もＳＣ
ＦＬに限るものではなく、ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃ
ｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）やＳＬＣＦ（ Ｓ
ｃｈｏｔｔｋｙ Ｄ ｉｏｄａ Ｌ ｅｖｅｌ Ｓ
ｈｉｆｔｅｒ Ｃ ａｐａｃｉｔｏｒＦ Ｅ Ｔ Ｌ
ｏｇｉｃ）等の他の形式を使用しても良い．なお、本発
明のデマルチプレクサは、一つの半導体基板内に形成さ
れる、即ち、１半導体装置の内に納められることが可能
になる。
用いたがＩｎＰのＭＩＳＦＥＴやＳｉ材料を用いたＭＯ
ＳＦＥＴ等を採用しても良い．また論理回路形式もＳＣ
ＦＬに限るものではなく、ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃ
ｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）やＳＬＣＦ（ Ｓ
ｃｈｏｔｔｋｙ Ｄ ｉｏｄａ Ｌ ｅｖｅｌ Ｓ
ｈｉｆｔｅｒ Ｃ ａｐａｃｉｔｏｒＦ Ｅ Ｔ Ｌ
ｏｇｉｃ）等の他の形式を使用しても良い．なお、本発
明のデマルチプレクサは、一つの半導体基板内に形成さ
れる、即ち、１半導体装置の内に納められることが可能
になる。
以上詳述したように、本発明によれば、論理を反転する
回路を用いることによって、出力端子のずれを補正し、
所定の出゛力端子に正しい信号を出力することができる
高速の多重化された信号を元通り分配するデマルチプレ
クサを実現することが可能になった。
回路を用いることによって、出力端子のずれを補正し、
所定の出゛力端子に正しい信号を出力することができる
高速の多重化された信号を元通り分配するデマルチプレ
クサを実現することが可能になった。
第１図は本発明のデマルチプレクサを示す図、第２図〜
第４図はそれぞれ本発明の実施例の主要部を示す図、第
５図〜第８図は本発明の説明のためのタイミングチャー
ト、第９図は従来例のデマルチプレクサを示す図である
。 １・・・データ入力端子、 ２−１〜８・・・データ出力端子、 ３・・・クロック入力信号端子、 ４〜６・・・分周回路出力， ４′〜６′・・・分周回路出力， ７・・・クロック分周回路、 ８・・・Ｄ−フリップフロップ（Ｄ Ｆ Ｆ）．９・・
・ＴＳ−ブリップフロップ（ＴＳ−ＦＦ）、１０〜ｌ２
・・・分周信号反転制御端子、ｌ３・・・データ信号、 １４・・・１；２にデマルチプレクスされたデータ信号
、 １５・・・１：４にデマルチプレクスされたデータ信号
、
第４図はそれぞれ本発明の実施例の主要部を示す図、第
５図〜第８図は本発明の説明のためのタイミングチャー
ト、第９図は従来例のデマルチプレクサを示す図である
。 １・・・データ入力端子、 ２−１〜８・・・データ出力端子、 ３・・・クロック入力信号端子、 ４〜６・・・分周回路出力， ４′〜６′・・・分周回路出力， ７・・・クロック分周回路、 ８・・・Ｄ−フリップフロップ（Ｄ Ｆ Ｆ）．９・・
・ＴＳ−ブリップフロップ（ＴＳ−ＦＦ）、１０〜ｌ２
・・・分周信号反転制御端子、ｌ３・・・データ信号、 １４・・・１；２にデマルチプレクスされたデータ信号
、 １５・・・１：４にデマルチプレクスされたデータ信号
、
Claims (4)
- （１）多重化された信号を２つに分配する１：２デマル
チプレクサを樹鎖状に接続してなる主回路部と入力クロ
ック信号より前記１：２デマルチプレクサへ与える各分
周信号を作りだすクロック分周回路部とを具備してなる
デマルチプレクサにおいて、前記分周信号を反転する機
能をもつ反転回路を有することを特徴とするデマルチプ
レクサ。 - （２）前記反転回路がエクスクルーシブオア回路からな
ることを特徴とする特許請求の範囲第１項のデマルチプ
レクサ。 - （３）前記クロック分周回路部が、クロック信号以外に
は影響を受けない分周信号発生部を有し、その分周信号
発生部からの信号が、当分周の前段の分周信号が前記反
転回路を経た後の信号により、ラッチをかけられている
ことを特徴とする特許請求の範囲第１項のデマルチプレ
クサ。 - （４）前記クロック信号以外には影響を受けず、かつ、
タイミングのずれた複数の分周信号を発生する分周信号
発生部と、その分周信号発生部からの信号から適当な信
号を、反転信号に合わせて選び出すことができるセレク
タ部とを有することを特徴とする特許請求の範囲第１項
のデマルチプレクサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232902A JP2877369B2 (ja) | 1989-09-11 | 1989-09-11 | デマルチプレクサ |
| US07/580,870 US5128940A (en) | 1989-09-11 | 1990-09-11 | Demultiplexer |
| FR9011231A FR2652968A1 (fr) | 1989-09-11 | 1990-09-11 | Demultiplexeur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232902A JP2877369B2 (ja) | 1989-09-11 | 1989-09-11 | デマルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397329A true JPH0397329A (ja) | 1991-04-23 |
| JP2877369B2 JP2877369B2 (ja) | 1999-03-31 |
Family
ID=16946633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232902A Expired - Fee Related JP2877369B2 (ja) | 1989-09-11 | 1989-09-11 | デマルチプレクサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5128940A (ja) |
| JP (1) | JP2877369B2 (ja) |
| FR (1) | FR2652968A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5483540A (en) * | 1993-11-22 | 1996-01-09 | Nec Corporation | Demultiplexer for demultiplexing serial multiplexed signal into bits |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04100429A (ja) * | 1990-08-20 | 1992-04-02 | Toshiba Corp | 時分割多重化装置 |
| US5742182A (en) * | 1996-06-13 | 1998-04-21 | Sun Microsystems, Inc. | Symmetric selector circuit for event logic |
| JPH1032555A (ja) * | 1996-07-18 | 1998-02-03 | Nippon Telegr & Teleph Corp <Ntt> | チャネル選択型分離回路 |
| AU5310798A (en) * | 1996-12-18 | 1998-07-15 | Dsc Communications A/S | A method of generating a plurality of demultiplexed output signals from a serial data signal and a circuit for performing the method |
| JPH10224231A (ja) * | 1997-01-31 | 1998-08-21 | Oki Electric Ind Co Ltd | シリアルーパラレル変換回路 |
| AU762120B2 (en) * | 1998-09-08 | 2003-06-19 | Siemens Aktiengesellschaft | Circuit and method for generating clock pulses |
| DE60117102T2 (de) * | 2000-03-27 | 2006-08-10 | Kabushiki Kaisha Toshiba, Kawasaki | Pegelumsetzer |
| EP1351419A1 (en) * | 2002-04-03 | 2003-10-08 | Lucent Technologies Inc. | Method and apparatus for barrel shifting of parallel output data signals |
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| US7372928B1 (en) * | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
| US6696995B1 (en) | 2002-12-30 | 2004-02-24 | Cypress Semiconductor Corp. | Low power deserializer circuit and method of using same |
| US6970115B1 (en) | 2003-06-27 | 2005-11-29 | Cypress Semiconductor Corp. | Cycle slip framing system and method for selectively increasing a frame clock cycle to maintain related bits within the same parallel-output frame of a deserializer |
| US7409616B1 (en) | 2003-06-27 | 2008-08-05 | Cypress Semiconductor Corp. | Built in self test system and method for detecting and correcting cycle slip within a deserializer |
| US7313660B2 (en) * | 2003-09-04 | 2007-12-25 | Lsi Corporation | Data stream frequency reduction and/or phase shift |
| DE10345163B4 (de) * | 2003-09-29 | 2005-09-08 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzteilung und zum Demultiplexen |
| CN1655486B (zh) * | 2005-03-08 | 2011-04-20 | 东南大学 | 时分复用一到四路分接装置 |
| US8035435B1 (en) * | 2009-09-25 | 2011-10-11 | The Boeing Company | Divided clock synchronization |
| US8507601B2 (en) | 2009-11-09 | 2013-08-13 | E. I. Du Pont De Nemours And Company | Method using fluoropolymer emulsions |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3885167A (en) * | 1973-08-08 | 1975-05-20 | Bell Telephone Labor Inc | Apparatus and method for connecting between series and parallel data streams |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| US4791628A (en) * | 1987-10-16 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Labs | High-speed demultiplexer circuit |
| US4926423A (en) * | 1988-09-30 | 1990-05-15 | The Trustees Of Columbia University In The City Of New York | Time-division-multiplexed data transmission system |
-
1989
- 1989-09-11 JP JP1232902A patent/JP2877369B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-11 US US07/580,870 patent/US5128940A/en not_active Expired - Lifetime
- 1990-09-11 FR FR9011231A patent/FR2652968A1/fr active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5483540A (en) * | 1993-11-22 | 1996-01-09 | Nec Corporation | Demultiplexer for demultiplexing serial multiplexed signal into bits |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2652968A1 (fr) | 1991-04-12 |
| JP2877369B2 (ja) | 1999-03-31 |
| US5128940A (en) | 1992-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |