JPH1032555A - チャネル選択型分離回路 - Google Patents
チャネル選択型分離回路Info
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- JPH1032555A JPH1032555A JP8207925A JP20792596A JPH1032555A JP H1032555 A JPH1032555 A JP H1032555A JP 8207925 A JP8207925 A JP 8207925A JP 20792596 A JP20792596 A JP 20792596A JP H1032555 A JPH1032555 A JP H1032555A
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- separation
- signal
- clock
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 超高速多チャネル多重化信号列を分離する場
合、分離された信号についてタイムスロットの入れ替え
を、回路を大規模化せずに実行でき、また、伝送パスの
速度が上昇しても、回路を大規模にする必要がないチャ
ネル選択型分離回路を提供することを目的とするもので
ある。 【解決手段】 ビット分離時に、従来のように単純にビ
ット分離するのではなく、分離信号を所望の出力ポート
へ分離するチャネル選択型の分離回路であり、チャネル
分離情報に基づいて、所望の出力ポートへ分離すべき信
号を、Ｎチャネル多重化信号列から選択した後に、分周
クロックに基づいてビット分離を行う回路である。
合、分離された信号についてタイムスロットの入れ替え
を、回路を大規模化せずに実行でき、また、伝送パスの
速度が上昇しても、回路を大規模にする必要がないチャ
ネル選択型分離回路を提供することを目的とするもので
ある。 【解決手段】 ビット分離時に、従来のように単純にビ
ット分離するのではなく、分離信号を所望の出力ポート
へ分離するチャネル選択型の分離回路であり、チャネル
分離情報に基づいて、所望の出力ポートへ分離すべき信
号を、Ｎチャネル多重化信号列から選択した後に、分周
クロックに基づいてビット分離を行う回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、通信システムのＡ
ＤＭ装置（Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ
アッド／ドロップ型多重分離装置）に設けられ、超高
速多チャネル多重化信号列を分離するチャネル選択型分
離回路に関する。
ＤＭ装置（Ａｄｄ Ｄｒｏｐ Ｍｕｌｔｉｐｌｅｘｅｒ
アッド／ドロップ型多重分離装置）に設けられ、超高
速多チャネル多重化信号列を分離するチャネル選択型分
離回路に関する。
【０００２】
【従来の技術】これまでの電話主体の通信ネットワーク
から、コンピュータを中心とするマルチメディア通信ネ
ットワークへ移り変わるにつれ、大容量通信ネットワー
クが必要になる。この大容量通信ネットワークを構築す
る１要素として、超高速のＡＤＭ装置（Ａｄｄ Ｄｒｏ
ｐ Ｍｕｌｔｉｐｌｅｘｅｒ、アッド／ドロップ型多重
分離装置）が知られている。
から、コンピュータを中心とするマルチメディア通信ネ
ットワークへ移り変わるにつれ、大容量通信ネットワー
クが必要になる。この大容量通信ネットワークを構築す
る１要素として、超高速のＡＤＭ装置（Ａｄｄ Ｄｒｏ
ｐ Ｍｕｌｔｉｐｌｅｘｅｒ、アッド／ドロップ型多重
分離装置）が知られている。
【０００３】ここで、ＡＤＭ装置は、送信局から自局に
Ｎチャネル多重化信号列が送信された場合、そのうちの
所定のチャネルの信号を自局にドロップし（取り込
み）、このドロップされた信号に割り当てられていたチ
ャネルに別の信号をアッドし（追加し）、Ｎチャネル多
重化信号列のうちでドロップされなかった信号とともに
第３の局に送信する装置である。
Ｎチャネル多重化信号列が送信された場合、そのうちの
所定のチャネルの信号を自局にドロップし（取り込
み）、このドロップされた信号に割り当てられていたチ
ャネルに別の信号をアッドし（追加し）、Ｎチャネル多
重化信号列のうちでドロップされなかった信号とともに
第３の局に送信する装置である。
【０００４】図１１は、従来のＡＤＭ装置における分離
部ＳＣ１１を示す図である。
部ＳＣ１１を示す図である。
【０００５】従来のＡＤＭ装置における分離部ＳＣ１１
は、Ｎチャネル多重化信号列ｄａｔａ−ｉｎを分離部Ｄ
ＭＵＸで一旦、分離した後、この分離後の各チャネルの
信号を、ＡＣＭ（Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）等を有するチャネルセレクタ用いて、ＴＳ
Ｉ（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈａｎｇｅタイ
ムスロットの入れ替え）を行い、さらにアッド／ドロッ
プ用セレクタによってアッド／ドロップの選択を行うも
のである。
は、Ｎチャネル多重化信号列ｄａｔａ−ｉｎを分離部Ｄ
ＭＵＸで一旦、分離した後、この分離後の各チャネルの
信号を、ＡＣＭ（Ａｄｄｒｅｓｓ Ｃｏｎｔｒｏｌ Ｍ
ｅｍｏｒｙ）等を有するチャネルセレクタ用いて、ＴＳ
Ｉ（Ｔｉｍｅ Ｓｌｏｔ Ｉｎｔｅｒｃｈａｎｇｅタイ
ムスロットの入れ替え）を行い、さらにアッド／ドロッ
プ用セレクタによってアッド／ドロップの選択を行うも
のである。
【０００６】なお、上記従来例において使用するチャネ
ルセレクタは、一種のメモリであり、このメモリにＮチ
ャネル多重化信号列ｄａｔａ−ｉｎを記憶させる場合、
チャネル毎のアドレスと、メモリから読み出して出力す
べきポートのアドレスとを、Ｎチャネル多重化信号列毎
に付与する。
ルセレクタは、一種のメモリであり、このメモリにＮチ
ャネル多重化信号列ｄａｔａ−ｉｎを記憶させる場合、
チャネル毎のアドレスと、メモリから読み出して出力す
べきポートのアドレスとを、Ｎチャネル多重化信号列毎
に付与する。
【０００７】
【発明が解決しようとする課題】従来の超高速のＡＤＭ
装置を実現する場合には、上記のように、超高速多チャ
ネル多重化信号列のＴＳＩを実現する必要があり、多チ
ャネルのＴＳＩを実現するには、チャネル数に比例した
大規模な回路が必要になるという問題がある。また、Ｔ
ＳＩの単位である伝送パスの速度が上昇すれば、その上
昇率に応じて高速動作のメモリも必要になるという問題
がある。メモリの高速動作が実現不可能である場合に
は、メモリが動作可能な速度まで展開する必要が生じ、
この展開を行うには、回路がさらに大規模化するという
問題がある。
装置を実現する場合には、上記のように、超高速多チャ
ネル多重化信号列のＴＳＩを実現する必要があり、多チ
ャネルのＴＳＩを実現するには、チャネル数に比例した
大規模な回路が必要になるという問題がある。また、Ｔ
ＳＩの単位である伝送パスの速度が上昇すれば、その上
昇率に応じて高速動作のメモリも必要になるという問題
がある。メモリの高速動作が実現不可能である場合に
は、メモリが動作可能な速度まで展開する必要が生じ、
この展開を行うには、回路がさらに大規模化するという
問題がある。
【０００８】本発明は、超高速多チャネル多重化信号列
を分離する場合、分離された信号についてタイムスロッ
トの入れ替えを、回路を大規模化せずに実行でき、ま
た、伝送パスの速度が上昇しても、回路を大規模にする
必要がないチャネル選択型分離回路を提供することを目
的とするものである。
を分離する場合、分離された信号についてタイムスロッ
トの入れ替えを、回路を大規模化せずに実行でき、ま
た、伝送パスの速度が上昇しても、回路を大規模にする
必要がないチャネル選択型分離回路を提供することを目
的とするものである。
【０００９】
【課題を解決するための手段】本発明は、ビット分離時
に、従来のように単純にビット分離するのではなく、分
離信号を所望の出力ポートへ分離するチャネル選択型の
分離回路であり、チャネル分離情報に基づいて、所望の
出力ポートへ分離すべき信号を、Ｎチャネル多重化信号
列から選択した後に、分周クロックに基づいてビット分
離を行う回路である。
に、従来のように単純にビット分離するのではなく、分
離信号を所望の出力ポートへ分離するチャネル選択型の
分離回路であり、チャネル分離情報に基づいて、所望の
出力ポートへ分離すべき信号を、Ｎチャネル多重化信号
列から選択した後に、分周クロックに基づいてビット分
離を行う回路である。
【００１０】
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるチャネル選択型分離回路ＳＣ１を示す
図である。なお、チャネル選択型分離回路ＳＣ１は、請
求項１記載発明に対応するものである。
１の実施例であるチャネル選択型分離回路ＳＣ１を示す
図である。なお、チャネル選択型分離回路ＳＣ１は、請
求項１記載発明に対応するものである。
【００１１】チャネル選択型分離回路ＳＣ１は、チャネ
ル分離情報ｉｎｆ1 〜ｉｎｆN・N に基づいて、Ｎチャネ
ル多重化信号列ｄａｔａ−ｉｎを１：Ｎに分離し、この
分離された信号である分離信号ｄ1 〜ｄN を任意の出力
ポートへ出力する回路である。また、チャネル選択型分
離回路ＳＣ１は、分離クロック生成部１０と、分周クロ
ック生成部２０と、チャネル分離部３０とを有するもの
である。なお、チャネル分離情報ｉｎｆ1 〜ｉｎｆN・N
は、Ｎチャネル多重化信号列ｄａｔａ−ｉｎから分離す
べき信号のチャネル番号と、分離信号を出力すべき出力
ポート番号とを指定する情報である。
ル分離情報ｉｎｆ1 〜ｉｎｆN・N に基づいて、Ｎチャネ
ル多重化信号列ｄａｔａ−ｉｎを１：Ｎに分離し、この
分離された信号である分離信号ｄ1 〜ｄN を任意の出力
ポートへ出力する回路である。また、チャネル選択型分
離回路ＳＣ１は、分離クロック生成部１０と、分周クロ
ック生成部２０と、チャネル分離部３０とを有するもの
である。なお、チャネル分離情報ｉｎｆ1 〜ｉｎｆN・N
は、Ｎチャネル多重化信号列ｄａｔａ−ｉｎから分離す
べき信号のチャネル番号と、分離信号を出力すべき出力
ポート番号とを指定する情報である。
【００１２】分離クロック生成部１０は、信号分離用ク
ロックｃ1 〜ｃN を生成する部分であり、この信号分離
用クロックｃ1 〜ｃN は、チャネル選択型分離回路ＳＣ
１の外部から入力されるチャネル分離情報ｉｎｆ1 〜ｉ
ｎｆN・N に基づいて、所定の出力ポートへ分離すべき信
号を、Ｎチャネル多重化信号列ｄａｔａ−ｉｎから選択
するクロックである。また、分離クロック生成部１０
は、制御回路ＣＮＴと、信号分離用クロック生成回路Ｃ
ＧＥＮとを有する。
ロックｃ1 〜ｃN を生成する部分であり、この信号分離
用クロックｃ1 〜ｃN は、チャネル選択型分離回路ＳＣ
１の外部から入力されるチャネル分離情報ｉｎｆ1 〜ｉ
ｎｆN・N に基づいて、所定の出力ポートへ分離すべき信
号を、Ｎチャネル多重化信号列ｄａｔａ−ｉｎから選択
するクロックである。また、分離クロック生成部１０
は、制御回路ＣＮＴと、信号分離用クロック生成回路Ｃ
ＧＥＮとを有する。
【００１３】制御回路ＣＮＴは、信号分離用クロック生
成回路ＣＧＥＮへ、制御信号ｃｎｔを出力する回路であ
る。制御信号ｃｎｔは、チャネル分離情報ｉｎｆ1 〜ｉ
ｎｆ N・N に基づいて、Ｎチャネル多重化信号列ｄａｔａ
−ｉｎを分離するための制御信号であり、フレーム同期
信号ｆp −ｉｎと外部から入力されるクロックｃｌｋ−
ｉｎによって生成される。なお、フレーム同期信号ｆp
−ｉｎは、外部から入力されるクロックｃｌｋ−ｉｎと
Ｎチャネル多重化信号列ｄａｔａ−ｉｎとに同期した信
号である。
成回路ＣＧＥＮへ、制御信号ｃｎｔを出力する回路であ
る。制御信号ｃｎｔは、チャネル分離情報ｉｎｆ1 〜ｉ
ｎｆ N・N に基づいて、Ｎチャネル多重化信号列ｄａｔａ
−ｉｎを分離するための制御信号であり、フレーム同期
信号ｆp −ｉｎと外部から入力されるクロックｃｌｋ−
ｉｎによって生成される。なお、フレーム同期信号ｆp
−ｉｎは、外部から入力されるクロックｃｌｋ−ｉｎと
Ｎチャネル多重化信号列ｄａｔａ−ｉｎとに同期した信
号である。
【００１４】信号分離用クロック生成回路ＣＧＥＮは、
Ｎ種類の信号分離用クロックｃ1 〜ｃN を生成する回路
であり、信号分離用クロックｃ1 〜ｃN は、制御回路Ｃ
ＮＴが出力する制御信号ｃｎｔとクロックｃｌｋ−ｉｎ
とによって、Ｎチャネル多重化信号列ｄａｔａ−ｉｎか
ら分離すべき信号を、各分離チャネルへラッチする制御
クロックである。
Ｎ種類の信号分離用クロックｃ1 〜ｃN を生成する回路
であり、信号分離用クロックｃ1 〜ｃN は、制御回路Ｃ
ＮＴが出力する制御信号ｃｎｔとクロックｃｌｋ−ｉｎ
とによって、Ｎチャネル多重化信号列ｄａｔａ−ｉｎか
ら分離すべき信号を、各分離チャネルへラッチする制御
クロックである。
【００１５】つまり、分離クロック生成部は、Ｎチャネ
ル多重化信号列ｄａｔａ−ｉｎから分離すべき信号のチ
ャネル番号と、上記分離された信号を出力すべき出力チ
ャネル番号とを指定するチャネル分離情報ｉｎｆ1 〜ｉ
ｎｆN・N に基づいて、Ｎチャネル多重化信号列ｄａｔａ
−ｉｎから分離すべき信号を選択する信号分離用クロッ
クｃ1 〜ｃN を生成する部分である。
ル多重化信号列ｄａｔａ−ｉｎから分離すべき信号のチ
ャネル番号と、上記分離された信号を出力すべき出力チ
ャネル番号とを指定するチャネル分離情報ｉｎｆ1 〜ｉ
ｎｆN・N に基づいて、Ｎチャネル多重化信号列ｄａｔａ
−ｉｎから分離すべき信号を選択する信号分離用クロッ
クｃ1 〜ｃN を生成する部分である。
【００１６】分周クロック生成部２０は、Ｎチャネル多
重化信号列ｄａｔａ−ｉｎに同期した多重化クロックｃ
ｌｋ−ｉｎに基づいて、分周クロックｃdiv を生成する
部分であり、分周クロック生成回路ＤＩＶを有する。分
周クロックｃdiv は、外部から入力される多重化クロッ
クｃｌｋ−ｉｎを１／Ｎ分周したクロックである。ま
た、分周クロック生成部２０は、分周クロック生成時
に、外部から入力されるフレーム同期信号ｆp −ｉｎに
よってセット、リセットされ、フレーム同期信号に同期
した１／Ｎ分周クロックｃdiv を生成するものである。
重化信号列ｄａｔａ−ｉｎに同期した多重化クロックｃ
ｌｋ−ｉｎに基づいて、分周クロックｃdiv を生成する
部分であり、分周クロック生成回路ＤＩＶを有する。分
周クロックｃdiv は、外部から入力される多重化クロッ
クｃｌｋ−ｉｎを１／Ｎ分周したクロックである。ま
た、分周クロック生成部２０は、分周クロック生成時
に、外部から入力されるフレーム同期信号ｆp −ｉｎに
よってセット、リセットされ、フレーム同期信号に同期
した１／Ｎ分周クロックｃdiv を生成するものである。
【００１７】チャネル分離部３０は、分離クロック生成
部１０が出力した信号分離用クロックｃ1 〜ｃN と、分
周クロック生成部２０が出力した分周クロックｃdiv と
に基づいて、Ｎチャネル多重化信号列ｄａｔａ−ｉｎか
ら、１／Ｎクロック周期のＮ種類の分離信号ｄ1 〜ｄN
を生成し、Ｎチャネル多重化信号列ｄａｔａ−ｉｎに同
期したフレーム同期信号ｆｐ−ｉｎから、１／Ｎクロッ
ク周期のフレーム同期信号ｄfpを生成する部分である。
また、チャネル分離部３０は、ビット分離回路ＤＭＵＸ
−１〜ＤＭＵＸ−Ｎと、ビット分離回路ＤＭＵＸ−ｆｐ
とを有する。
部１０が出力した信号分離用クロックｃ1 〜ｃN と、分
周クロック生成部２０が出力した分周クロックｃdiv と
に基づいて、Ｎチャネル多重化信号列ｄａｔａ−ｉｎか
ら、１／Ｎクロック周期のＮ種類の分離信号ｄ1 〜ｄN
を生成し、Ｎチャネル多重化信号列ｄａｔａ−ｉｎに同
期したフレーム同期信号ｆｐ−ｉｎから、１／Ｎクロッ
ク周期のフレーム同期信号ｄfpを生成する部分である。
また、チャネル分離部３０は、ビット分離回路ＤＭＵＸ
−１〜ＤＭＵＸ−Ｎと、ビット分離回路ＤＭＵＸ−ｆｐ
とを有する。
【００１８】上記実施例であるチャネル選択型分離回路
ＳＣ１によれば、超高速多チャネルの多重化信号のビッ
ト分離時に、任意のチャネルへビットを分離できるチャ
ネル選択型の分離回路を実現できる。このように、信号
分離の動作と同時に、その分離信号を所定の出力ポート
へ出力できるので、ＴＳＩ（多チャネルのチャネル入れ
替え）を行う必要がなくなる。
ＳＣ１によれば、超高速多チャネルの多重化信号のビッ
ト分離時に、任意のチャネルへビットを分離できるチャ
ネル選択型の分離回路を実現できる。このように、信号
分離の動作と同時に、その分離信号を所定の出力ポート
へ出力できるので、ＴＳＩ（多チャネルのチャネル入れ
替え）を行う必要がなくなる。
【００１９】図２は、本発明の第２の実施例であるチャ
ネル選択型分離回路ＳＣ２と、チャネル選択型分離回路
ＳＣ２に使用されている複数のチャネル選択型分離回路
のうちの１つであるチャネル選択型分離回路ＳＣ1 とを
示すブロック図である。なお、チャネル選択型分離回路
ＳＣ２は、請求項２記載発明に対応する。
ネル選択型分離回路ＳＣ２と、チャネル選択型分離回路
ＳＣ２に使用されている複数のチャネル選択型分離回路
のうちの１つであるチャネル選択型分離回路ＳＣ1 とを
示すブロック図である。なお、チャネル選択型分離回路
ＳＣ２は、請求項２記載発明に対応する。
【００２０】チャネル選択型分離回路ＳＣ２は、チャネ
ル分離情報に基づいて、Ｎチャネル多重化信号列ｄａｔ
ａ−ｉｎを１：Ｍ1 に分離するチャネル選択型分離回路
ＳＣ1 と、チャネル選択型分離回路ＳＣ1 が出力する分
離信号ｄ1 〜ｄM1をそれぞれ１：Ｍ2 分離するＭ1 個の
チャネル選択型分離回路ＳＣ2,1 〜ＳＣ2,M1と、………
とによって構成されている。
ル分離情報に基づいて、Ｎチャネル多重化信号列ｄａｔ
ａ−ｉｎを１：Ｍ1 に分離するチャネル選択型分離回路
ＳＣ1 と、チャネル選択型分離回路ＳＣ1 が出力する分
離信号ｄ1 〜ｄM1をそれぞれ１：Ｍ2 分離するＭ1 個の
チャネル選択型分離回路ＳＣ2,1 〜ＳＣ2,M1と、………
とによって構成されている。
【００２１】すなわち、チャネル選択型分離回路ＳＣ２
は、複数のチャネル選択型分離回路がピラミッド状に形
成され、その１段目のチャネル選択型分離回路がＮチャ
ネル多重化信号列ｄａｔａ−ｉｎを第１の数の多重化信
号列に分離し、１段目のチャネル選択型分離回路が分離
した多重化信号列のそれぞれを、その２段目のチャネル
選択型分離回路が第２の数の多重化信号列に分離し、こ
れを繰り返す。
は、複数のチャネル選択型分離回路がピラミッド状に形
成され、その１段目のチャネル選択型分離回路がＮチャ
ネル多重化信号列ｄａｔａ−ｉｎを第１の数の多重化信
号列に分離し、１段目のチャネル選択型分離回路が分離
した多重化信号列のそれぞれを、その２段目のチャネル
選択型分離回路が第２の数の多重化信号列に分離し、こ
れを繰り返す。
【００２２】つまり、チャネル選択型分離回路ＳＣ２
は、複数のチャネル選択型分離回路がピラミッド状に形
成され、その１段目のチャネル選択型分離回路がＮチャ
ネル多重化信号列ｄａｔａ−ｉｎを第１の数Ｍ１の多重
化信号列に分離し、１段目のチャネル選択型分離回路が
分離した多重化信号列のそれぞれを、その２段目のチャ
ネル選択型分離回路が第２の数Ｍ２の多重化信号列に分
離し、これを繰り返し、Ｐ−１段目のチャネル選択型分
離回路が分離した多重化信号列のそれぞれを、そのＰ段
目のチャネル選択型分離回路が第Ｐの数ＭＱの多重化信
号列に分離するものである（Ｐ、ＭＱは、２以上の正の
整数）。
は、複数のチャネル選択型分離回路がピラミッド状に形
成され、その１段目のチャネル選択型分離回路がＮチャ
ネル多重化信号列ｄａｔａ−ｉｎを第１の数Ｍ１の多重
化信号列に分離し、１段目のチャネル選択型分離回路が
分離した多重化信号列のそれぞれを、その２段目のチャ
ネル選択型分離回路が第２の数Ｍ２の多重化信号列に分
離し、これを繰り返し、Ｐ−１段目のチャネル選択型分
離回路が分離した多重化信号列のそれぞれを、そのＰ段
目のチャネル選択型分離回路が第Ｐの数ＭＱの多重化信
号列に分離するものである（Ｐ、ＭＱは、２以上の正の
整数）。
【００２３】チャネル選択型分離回路ＳＣ２1 は、図２
（２）に示すように、基本的には、図１に示すチャネル
選択型分離回路ＳＣ１と同じであるが、チャネル選択型
分離回路ＳＣ２1 は、Ｎチャネル多重化信号列をＭ１個
に分離するものであり、このように分離する数が異なる
ことに起因する部分が異なる。まず、チャネル選択型分
離回路ＳＣ１においては、チャネル分離情報ｉｎｆ1 〜
ｉｎｆN・N が使用されるが、チャネル選択型分離回路Ｓ
Ｃ２1 においては、チャネル分離情報ｉｎｆ1〜ｉｎｆ
N・M1が使用される点が異なる。また、チャネル選択型分
離回路ＳＣ２1においては、分離信号（多重化信号列）
がＭ１個出力されるので、ビット分離回路がＭ１個であ
る点が、チャネル選択型分離回路ＳＣ１とは異なる。
（２）に示すように、基本的には、図１に示すチャネル
選択型分離回路ＳＣ１と同じであるが、チャネル選択型
分離回路ＳＣ２1 は、Ｎチャネル多重化信号列をＭ１個
に分離するものであり、このように分離する数が異なる
ことに起因する部分が異なる。まず、チャネル選択型分
離回路ＳＣ１においては、チャネル分離情報ｉｎｆ1 〜
ｉｎｆN・N が使用されるが、チャネル選択型分離回路Ｓ
Ｃ２1 においては、チャネル分離情報ｉｎｆ1〜ｉｎｆ
N・M1が使用される点が異なる。また、チャネル選択型分
離回路ＳＣ２1においては、分離信号（多重化信号列）
がＭ１個出力されるので、ビット分離回路がＭ１個であ
る点が、チャネル選択型分離回路ＳＣ１とは異なる。
【００２４】なお、チャネル選択型分離回路ＳＣ２1
は、分離クロック生成部１１と、分周クロック生成部２
０と、チャネル分離部３１とを有する。
は、分離クロック生成部１１と、分周クロック生成部２
０と、チャネル分離部３１とを有する。
【００２５】分離クロック生成部１１内の制御回路ＣＮ
Ｔは、Ｎチャネル多重化信号列ｄａｔａ−ｉｎを１：Ｍ
１に分離するチャネル分離情報ｉｎｆ1 〜ｉｎｆN・M1に
基づいて、チャネル信号の分離を行う制御信号ｃｎｔ
を、信号分離用クロック生成回路ＣＧＥＮへ出力する回
路である。この場合、外部入力するクロックｃｌｋ−ｉ
ｎと、Ｎチャネル多重化信号列ｄａｔａ−ｉｎに同期し
たフレーム同期信号ｆp−ｉｎとによって、制御信号ｃ
ｎｔが生成される。
Ｔは、Ｎチャネル多重化信号列ｄａｔａ−ｉｎを１：Ｍ
１に分離するチャネル分離情報ｉｎｆ1 〜ｉｎｆN・M1に
基づいて、チャネル信号の分離を行う制御信号ｃｎｔ
を、信号分離用クロック生成回路ＣＧＥＮへ出力する回
路である。この場合、外部入力するクロックｃｌｋ−ｉ
ｎと、Ｎチャネル多重化信号列ｄａｔａ−ｉｎに同期し
たフレーム同期信号ｆp−ｉｎとによって、制御信号ｃ
ｎｔが生成される。
【００２６】信号分離用クロック生成回路ＣＧＥＮは、
制御回路ＣＮＴが出力する制御信号ｃｎｔとクロックｃ
ｌｋ−ｉｎとによって、Ｎチャネル多重化信号列ｄａｔ
ａ−ｉｎから、各分離チャネルへ分離すべき信号をラッ
チするＭ種類の信号分離用クロック（制御クロック）ｃ
1 〜ｃM1を生成する回路である。
制御回路ＣＮＴが出力する制御信号ｃｎｔとクロックｃ
ｌｋ−ｉｎとによって、Ｎチャネル多重化信号列ｄａｔ
ａ−ｉｎから、各分離チャネルへ分離すべき信号をラッ
チするＭ種類の信号分離用クロック（制御クロック）ｃ
1 〜ｃM1を生成する回路である。
【００２７】分周クロック生成回路ＤＩＶは、外部入力
するクロックｃｌｋ−ｉｎから１／Ｍ１に分周したクロ
ックｃdiv を生成する回路である。また、分周クロック
生成時に、外部入力するフレーム同期信号ｆp −ｉｎで
セット、リセットし、フレーム同期信号に同期した１／
Ｍ１分周クロックを生成する。
するクロックｃｌｋ−ｉｎから１／Ｍ１に分周したクロ
ックｃdiv を生成する回路である。また、分周クロック
生成時に、外部入力するフレーム同期信号ｆp −ｉｎで
セット、リセットし、フレーム同期信号に同期した１／
Ｍ１分周クロックを生成する。
【００２８】チャネル分離部３１におけるビット分離回
路ＤＭＵＸ−１〜ＤＭＵＸ−Ｍ１は、信号分離用クロッ
ク生成回路ＣＧＥＮが出力する信号分離用クロックｃ1
〜ｃM1によって、Ｎチャネル多重化信号列ｄａｔａ−ｉ
ｎを、各チャネルそれぞれ独立にラッチし、その後、分
周クロック生成回路ＤＩＶが出力する１／Ｍ１分周クロ
ックｃdiv によって、多重化速度である１／Ｍ１速度を
有する分離信号ｄ1 〜ｄM1を生成する回路である。外部
入力するフレーム同期信号ｆp −ｉｎは、直接、１／Ｍ
１分周クロックｃdiv によって、多重化速度の１／Ｍ１
速度を有するフレーム同期信号ｄfpにする。
路ＤＭＵＸ−１〜ＤＭＵＸ−Ｍ１は、信号分離用クロッ
ク生成回路ＣＧＥＮが出力する信号分離用クロックｃ1
〜ｃM1によって、Ｎチャネル多重化信号列ｄａｔａ−ｉ
ｎを、各チャネルそれぞれ独立にラッチし、その後、分
周クロック生成回路ＤＩＶが出力する１／Ｍ１分周クロ
ックｃdiv によって、多重化速度である１／Ｍ１速度を
有する分離信号ｄ1 〜ｄM1を生成する回路である。外部
入力するフレーム同期信号ｆp −ｉｎは、直接、１／Ｍ
１分周クロックｃdiv によって、多重化速度の１／Ｍ１
速度を有するフレーム同期信号ｄfpにする。
【００２９】また、チャネル選択型分離回路ＳＣ２を形
成する複数のチャネル選択型分離回路のうちで、チャネ
ル選択型分離回路ＳＣ２1 以外のチャネル選択型分離回
路の回路構成は、チャネル選択型分離回路ＳＣ２1 にお
ける回路構成と同様であり、チャネル選択型分離回路Ｓ
Ｃ２1 におけるＭの具体的な数値が、その回路毎に定め
られている点のみが異なる。
成する複数のチャネル選択型分離回路のうちで、チャネ
ル選択型分離回路ＳＣ２1 以外のチャネル選択型分離回
路の回路構成は、チャネル選択型分離回路ＳＣ２1 にお
ける回路構成と同様であり、チャネル選択型分離回路Ｓ
Ｃ２1 におけるＭの具体的な数値が、その回路毎に定め
られている点のみが異なる。
【００３０】上記チャネル選択型分離回路ＳＣ２によれ
ば、超高速多チャネルの多重化信号のビット分離時に、
任意のチャネルへビットを分離できるチャネル選択型の
分離回路を実現できる。このように、信号分離の動作と
同時に、その分離信号を所定の出力ポートへ出力できる
ので、ＴＳＩ（多チャネルのチャネル入れ替え）を行う
必要がなくなる。
ば、超高速多チャネルの多重化信号のビット分離時に、
任意のチャネルへビットを分離できるチャネル選択型の
分離回路を実現できる。このように、信号分離の動作と
同時に、その分離信号を所定の出力ポートへ出力できる
ので、ＴＳＩ（多チャネルのチャネル入れ替え）を行う
必要がなくなる。
【００３１】図３は、本発明の第３の実施例であるチャ
ネル選択型分離回路ＳＣ３を示す図である。なお、チャ
ネル選択型分離回路ＳＣ３は、請求項３記載発明に対応
するものである。
ネル選択型分離回路ＳＣ３を示す図である。なお、チャ
ネル選択型分離回路ＳＣ３は、請求項３記載発明に対応
するものである。
【００３２】チャネル選択型分離回路ＳＣ３は、Ｎチャ
ネル多重化信号列ｄａｔａ−ｉｎを１：Ｍ分離するＮチ
ャネル選択型分離回路である。また、チャネル選択型分
離回路ＳＣ３は、分離クロック生成部１２と、分周クロ
ック生成部２０と、チャネル分離部３２とを有する。分
離クロック生成部１２は、Ｎ×Ｍ個のチャネル分離情報
ｉｎｆ1 〜ｉｎｆN・M を入力し、Ｍ種類（Ｍ≦Ｎ）の帰
還型ＮビットシフトレジスタＲＥＧ−１、ＲＥＧ−２、
……、ＲＥＧ−Ｍを有する。
ネル多重化信号列ｄａｔａ−ｉｎを１：Ｍ分離するＮチ
ャネル選択型分離回路である。また、チャネル選択型分
離回路ＳＣ３は、分離クロック生成部１２と、分周クロ
ック生成部２０と、チャネル分離部３２とを有する。分
離クロック生成部１２は、Ｎ×Ｍ個のチャネル分離情報
ｉｎｆ1 〜ｉｎｆN・M を入力し、Ｍ種類（Ｍ≦Ｎ）の帰
還型ＮビットシフトレジスタＲＥＧ−１、ＲＥＧ−２、
……、ＲＥＧ−Ｍを有する。
【００３３】チャネル選択型分離回路ＳＣ３において、
ＮビットシフトレジスタＲＥＧ−ｔ（１≦ｔ≦Ｍ）は、
制御信号ｃｎｔt を発生する。この制御信号ｃｎｔt
は、Ｎ×Ｍ個のチャネル分離情報ｉｎｆ1 〜ｉｎｆN・M
に基づいて、出力ポートｔへ信号を分離するに必要な情
報を選択し、Ｎチャネル多重化信号列ｄａｔａ−ｉｎに
同期した制御信号であり、Ｎチャネル多重化信号列ｄａ
ｔａ−ｉｎのうちで、分離して出力ポートｔへ出力する
信号に対応する部分を「１」とし、分離して出力ポート
ｔへは出力しない信号に対応する部分を「０」とする制
御信号である。
ＮビットシフトレジスタＲＥＧ−ｔ（１≦ｔ≦Ｍ）は、
制御信号ｃｎｔt を発生する。この制御信号ｃｎｔt
は、Ｎ×Ｍ個のチャネル分離情報ｉｎｆ1 〜ｉｎｆN・M
に基づいて、出力ポートｔへ信号を分離するに必要な情
報を選択し、Ｎチャネル多重化信号列ｄａｔａ−ｉｎに
同期した制御信号であり、Ｎチャネル多重化信号列ｄａ
ｔａ−ｉｎのうちで、分離して出力ポートｔへ出力する
信号に対応する部分を「１」とし、分離して出力ポート
ｔへは出力しない信号に対応する部分を「０」とする制
御信号である。
【００３４】分離クロック生成部１２における信号分離
用クロック生成回路ＣＧＥＮは、Ｎビットシフトレジス
タＲＥＧ−ｔからの制御信号ｃｎｔt と、多重化クロッ
クｃｌｋ−ｉｎとのＡＮＤをとることによって、信号分
離用クロックｃt を生成するものである。この信号分離
用クロックｃt は、分離して出力ポートｔへ出力する信
号部分のみクロックパルスを有するクロックである。
用クロック生成回路ＣＧＥＮは、Ｎビットシフトレジス
タＲＥＧ−ｔからの制御信号ｃｎｔt と、多重化クロッ
クｃｌｋ−ｉｎとのＡＮＤをとることによって、信号分
離用クロックｃt を生成するものである。この信号分離
用クロックｃt は、分離して出力ポートｔへ出力する信
号部分のみクロックパルスを有するクロックである。
【００３５】分周クロック生成部２０における分周クロ
ック生成回路ＤＩＶは、外部入力のクロックｃｌｋ−ｉ
ｎに基づいて１／Ｍ分周したクロックｃdiv を生成し、
また、分周クロック生成時、外部入力のフレーム同期信
号ｆp −ｉｎでセットまたはリセットし、フレーム同期
信号に同期した１／Ｍ分周クロックを生成する回路であ
る。
ック生成回路ＤＩＶは、外部入力のクロックｃｌｋ−ｉ
ｎに基づいて１／Ｍ分周したクロックｃdiv を生成し、
また、分周クロック生成時、外部入力のフレーム同期信
号ｆp −ｉｎでセットまたはリセットし、フレーム同期
信号に同期した１／Ｍ分周クロックを生成する回路であ
る。
【００３６】チャネル分離部３２におけるビット分離回
路ＤＭＵＸ−１〜ＤＭＵＸ−Ｍは、信号分離用クロック
生成回路ＣＧＥＮが出力した信号分離用クロックｃ1 〜
ｃMによって、Ｎチャネル多重化信号列ｄａｔａ−ｉｎ
を各チャネルそれぞれ独立にラッチし、その後、分周ク
ロック生成回路ＤＩＶが出力した１／Ｍ分周クロックｃ
div によって多重化速度の１／Ｍ速度を有する分離信号
ｄ1 〜ｄM を生成する。外部入力のフレーム同期信号ｆ
p −ｉｎは、直接、１／Ｍ分周クロックｃdivによって
多重化速度の１／Ｍ速度を有するフレーム同期信号ｄfp
とする。
路ＤＭＵＸ−１〜ＤＭＵＸ−Ｍは、信号分離用クロック
生成回路ＣＧＥＮが出力した信号分離用クロックｃ1 〜
ｃMによって、Ｎチャネル多重化信号列ｄａｔａ−ｉｎ
を各チャネルそれぞれ独立にラッチし、その後、分周ク
ロック生成回路ＤＩＶが出力した１／Ｍ分周クロックｃ
div によって多重化速度の１／Ｍ速度を有する分離信号
ｄ1 〜ｄM を生成する。外部入力のフレーム同期信号ｆ
p −ｉｎは、直接、１／Ｍ分周クロックｃdivによって
多重化速度の１／Ｍ速度を有するフレーム同期信号ｄfp
とする。
【００３７】このような構成によって、超高速多チャネ
ルの多重化信号を分離時に、任意のチャネルへ分離でき
る。
ルの多重化信号を分離時に、任意のチャネルへ分離でき
る。
【００３８】図４は、チャネル選択型分離回路ＳＣ３の
具体例であるチャネル選択型分離回路ＳＣ３ａを示す回
路図である。
具体例であるチャネル選択型分離回路ＳＣ３ａを示す回
路図である。
【００３９】チャネル選択型分離回路ＳＣ３ａは、８チ
ャネルの多重化信号列ｄａｔａ−ｉｎを１：４に分離す
る分離回路である。
ャネルの多重化信号列ｄａｔａ−ｉｎを１：４に分離す
る分離回路である。
【００４０】チャネル選択型分離回路ＳＣ３ａにおい
て、ＡＮＤ１−１〜ＡＮＤ１−１６は、分離チャネルＣ
Ｈ１に対するチャネル分離情報ｉｎｆ1-1 〜ｉｎｆ1-8
を、フレーム同期信号ｆp −ｉｎをトリガとして取り込
み、ＤＦＦ１−１〜ＤＦＦ１−８に対して、セットまた
はリセットを行う。ＤＦＦ１−１が出力する制御信号
（時系列信号）ｃｎｔ1 は、外部入力のクロックｃｌｋ
−ｉｎとＡＮＤ１−１７によってＡＮＤされ、分離チャ
ネルＣＨ１用の信号分離用クロックｃ1 になる。
て、ＡＮＤ１−１〜ＡＮＤ１−１６は、分離チャネルＣ
Ｈ１に対するチャネル分離情報ｉｎｆ1-1 〜ｉｎｆ1-8
を、フレーム同期信号ｆp −ｉｎをトリガとして取り込
み、ＤＦＦ１−１〜ＤＦＦ１−８に対して、セットまた
はリセットを行う。ＤＦＦ１−１が出力する制御信号
（時系列信号）ｃｎｔ1 は、外部入力のクロックｃｌｋ
−ｉｎとＡＮＤ１−１７によってＡＮＤされ、分離チャ
ネルＣＨ１用の信号分離用クロックｃ1 になる。
【００４１】ＴＦＦ１−１〜ＴＦＦ１−２は、１／４分
周クロックｃdiv を生成する。ＴＦＦ１−３〜ＴＦＦ１
−４は、１６ビット周期のクロックを生成して制御信号
ｃｎｔSEL として送出する。ＡＮＤ１−１８〜ＡＮＤ１
−２１と、ＯＲ１−１〜ＯＲ１−２とは、信号分離用ク
ロックｃ1 と１／４分周クロックｃdiv とを、制御信号
ｃｎｔSEL に基づいて切り替える２：２セレクタを構成
する。
周クロックｃdiv を生成する。ＴＦＦ１−３〜ＴＦＦ１
−４は、１６ビット周期のクロックを生成して制御信号
ｃｎｔSEL として送出する。ＡＮＤ１−１８〜ＡＮＤ１
−２１と、ＯＲ１−１〜ＯＲ１−２とは、信号分離用ク
ロックｃ1 と１／４分周クロックｃdiv とを、制御信号
ｃｎｔSEL に基づいて切り替える２：２セレクタを構成
する。
【００４２】ＤＦＦ１−９〜ＤＦＦ１−１０は、図９に
示す後述の第１のバッファＢＵＦ１に相当し、ＯＲ１−
１が出力する信号ｃbuf1をクロックとし、外部入力の８
チャネル多重化信号列ｄａｔａ−ｉｎをバッファリング
する。ＤＦＦ１−１１〜ＤＦＦ１−１２も、上記と同様
に第２のバッファＢＵＦ２としてバッファリングする。
ＡＮＤ１−２２〜ＡＮＤ１−２３とＯＲ１−３とは、図
９に示す後述の２：１セレクタに相当し、ＴＦＦ１−４
が出力する制御信号ｃｎｔSEL に基づいて、ＤＦＦ１−
１０の出力信号ｄbuf1か、ＤＦＦ１−１２の出力信号ｄ
buf2かのどちらかを選択する。
示す後述の第１のバッファＢＵＦ１に相当し、ＯＲ１−
１が出力する信号ｃbuf1をクロックとし、外部入力の８
チャネル多重化信号列ｄａｔａ−ｉｎをバッファリング
する。ＤＦＦ１−１１〜ＤＦＦ１−１２も、上記と同様
に第２のバッファＢＵＦ２としてバッファリングする。
ＡＮＤ１−２２〜ＡＮＤ１−２３とＯＲ１−３とは、図
９に示す後述の２：１セレクタに相当し、ＴＦＦ１−４
が出力する制御信号ｃｎｔSEL に基づいて、ＤＦＦ１−
１０の出力信号ｄbuf1か、ＤＦＦ１−１２の出力信号ｄ
buf2かのどちらかを選択する。
【００４３】他の分離チャネルＣＨ２〜ＣＨ４も、分離
チャネルＣＨ１と同様の回路構成を有する。
チャネルＣＨ１と同様の回路構成を有する。
【００４４】上記のように、帰還型のビットシフトレジ
スタＲＥＧ−１、ＲＥＧ−２、……、ＲＥＧ−Ｍに、チ
ャネル分離情報をセット／リセットして時系列信号とし
て発生し、外部入力クロックとＡＮＤをとることによっ
て、信号分離用のクロックを発生することができる。ま
た、ＡＮＤ回路とＯＲ回路とを用いたセレクタ回路とＤ
ＦＦとを基本とするバッファ回路を構成することによっ
て、信号分離用クロックに基づいたチャネル分離が可能
になる。
スタＲＥＧ−１、ＲＥＧ−２、……、ＲＥＧ−Ｍに、チ
ャネル分離情報をセット／リセットして時系列信号とし
て発生し、外部入力クロックとＡＮＤをとることによっ
て、信号分離用のクロックを発生することができる。ま
た、ＡＮＤ回路とＯＲ回路とを用いたセレクタ回路とＤ
ＦＦとを基本とするバッファ回路を構成することによっ
て、信号分離用クロックに基づいたチャネル分離が可能
になる。
【００４５】図５は、本発明の第４の実施例であるチャ
ネル選択型分離回路ＳＣ４を示す図である。
ネル選択型分離回路ＳＣ４を示す図である。
【００４６】なお、チャネル選択型分離回路ＳＣ４は、
請求項４記載発明に対応するものである。
請求項４記載発明に対応するものである。
【００４７】チャネル選択型分離回路ＳＣ４は、図３に
示すチャネル選択型分離回路ＳＣ３における分離クロッ
ク生成部１２のビットシフトレジスタ数をＭ種類からｋ
種類（ｋは、ｋ≧log Ｍ／log ２を満足する最小の整
数）へ削減したものである。
示すチャネル選択型分離回路ＳＣ３における分離クロッ
ク生成部１２のビットシフトレジスタ数をＭ種類からｋ
種類（ｋは、ｋ≧log Ｍ／log ２を満足する最小の整
数）へ削減したものである。
【００４８】チャネル選択型分離回路ＳＣ４は、分離ク
ロック生成部１３と、分周クロック生成部２０と、チャ
ネル分離部３３とを有する。分離クロック生成部１２
は、Ｎ×Ｍ個のチャネル分離情報ｉｎｆ1 〜ｉｎｆN・M
を入力し、ｋ種類のＮビットシフトレジスタＲＥＧ−
１、ＲＥＧ−２、……、ＲＥＧ−ｋを有する。
ロック生成部１３と、分周クロック生成部２０と、チャ
ネル分離部３３とを有する。分離クロック生成部１２
は、Ｎ×Ｍ個のチャネル分離情報ｉｎｆ1 〜ｉｎｆN・M
を入力し、ｋ種類のＮビットシフトレジスタＲＥＧ−
１、ＲＥＧ−２、……、ＲＥＧ−ｋを有する。
【００４９】チャネル選択型分離回路ＳＣ３の構成で
は、出力ポートｔへ信号を分離するための制御信号をＮ
ビットシフトレジスタＲＥＧ−ｔのみで生成しているの
に対し、チャネル選択型分離回路ＳＣ４においては、出
力ポートｔへ信号を分離するための制御信号を全てのＮ
ビットシフトレジスタＲＥＧ−１〜ＲＥＧ−ｋを用いて
生成する。すなわち、Ｎビット多重化信号列のうちでｎ
番目のビットが出力ポートｔへ分離すべき信号であった
場合、ＮビットシフトレジスタＲＥＧ−１〜ＲＥＧ−ｋ
のうちで、ｎ番目のフリップフロップの内容を、出力ポ
ートｔを表現するｋビットの２進情報になるように設定
する。
は、出力ポートｔへ信号を分離するための制御信号をＮ
ビットシフトレジスタＲＥＧ−ｔのみで生成しているの
に対し、チャネル選択型分離回路ＳＣ４においては、出
力ポートｔへ信号を分離するための制御信号を全てのＮ
ビットシフトレジスタＲＥＧ−１〜ＲＥＧ−ｋを用いて
生成する。すなわち、Ｎビット多重化信号列のうちでｎ
番目のビットが出力ポートｔへ分離すべき信号であった
場合、ＮビットシフトレジスタＲＥＧ−１〜ＲＥＧ−ｋ
のうちで、ｎ番目のフリップフロップの内容を、出力ポ
ートｔを表現するｋビットの２進情報になるように設定
する。
【００５０】信号分離用クロック生成回路ＣＧＥＮは、
ＮビットシフトレジスタＲＥＧ−１〜ＲＥＧ−ｋからの
制御信号ｃｎｔ1 〜ｃｎｔk に基づいて、出力ポートｔ
用の制御信号を新たに生成した上で、外部入力の多重化
クロックｃｌｋ−ｉｎとのＡＮＤをとることによって、
出力ポートｔへ分離する信号部分のみクロックパルスを
有する信号分離用クロックｃt を生成する。
ＮビットシフトレジスタＲＥＧ−１〜ＲＥＧ−ｋからの
制御信号ｃｎｔ1 〜ｃｎｔk に基づいて、出力ポートｔ
用の制御信号を新たに生成した上で、外部入力の多重化
クロックｃｌｋ−ｉｎとのＡＮＤをとることによって、
出力ポートｔへ分離する信号部分のみクロックパルスを
有する信号分離用クロックｃt を生成する。
【００５１】チャネル選択型分離回路ＳＣ４によれば、
超高速多チャネルの多重化信号を分離するときに任意の
チャネルへ分離するチャネル選択型の分離回路を、少な
い回路数で実現することができる。
超高速多チャネルの多重化信号を分離するときに任意の
チャネルへ分離するチャネル選択型の分離回路を、少な
い回路数で実現することができる。
【００５２】図６は、チャネル選択型分離回路ＳＣ４の
具体例であるチャネル選択型分離回路ＳＣ４ａを示す回
路図である。
具体例であるチャネル選択型分離回路ＳＣ４ａを示す回
路図である。
【００５３】チャネル選択型分離回路ＳＣ４ａは、８チ
ャネルの多重化信号列ｄａｔａ−ｉｎを１：４に分離す
る分離回路である。
ャネルの多重化信号列ｄａｔａ−ｉｎを１：４に分離す
る分離回路である。
【００５４】図４に示すチャネル選択型分離回路ＳＣ３
ａでは、分離チャネルＣＨ１用の制御信号ｃｎｔSEL
を、他の分離チャネルとは独立のＤＦＦ群（ＤＦＦ１−
１〜ＤＦＦ１−８）で生成しているのに対して、選択型
分離回路ＳＣ４ａでは、２つ（つまり、log ４／log ２
＝２によって求められた２つ）の時系列信号を発生する
ＤＦＦ群を用いて生成している。
ａでは、分離チャネルＣＨ１用の制御信号ｃｎｔSEL
を、他の分離チャネルとは独立のＤＦＦ群（ＤＦＦ１−
１〜ＤＦＦ１−８）で生成しているのに対して、選択型
分離回路ＳＣ４ａでは、２つ（つまり、log ４／log ２
＝２によって求められた２つ）の時系列信号を発生する
ＤＦＦ群を用いて生成している。
【００５５】チャネル選択型分離回路ＳＣ４ａにおい
て、ＡＮＤ１〜ＡＮＤ３２は、チャネル分離情報ｉｎｆ
1-1 〜ｉｎｆ1-16と、トリガとして取り込んだフレーム
同期信号ｆp −ｉｎとをＡＮＤするものであり、この出
力信号に応じて、ＤＦＦ１〜ＤＦＦ１６をセットまたは
リセットする。ＤＦＦ８、ＤＦＦ９が出力する時系列信
号ｃｎｔ1 、ｃｎｔ2 は、外部入力するクロックｃｌｋ
−ｉｎとＡＮＤ３３〜ＡＮＤ３６とによってＡＮＤさ
れ、分離チャネルＣＨ１〜ＣＨ４用の信号分離用クロッ
クｃ1 〜ｃ4 になる。このとき、制御信号ｃｎｔ1 、ｃ
ｎｔ2 のそれぞれの「０」、「１」の組み合わせによっ
て、該当する分離チャネルを認識する（たとえば、００
→ＣＨ１、０１→ＣＨ２、１０→ＣＨ３、１１→ＣＨ４
というように認識する）。
て、ＡＮＤ１〜ＡＮＤ３２は、チャネル分離情報ｉｎｆ
1-1 〜ｉｎｆ1-16と、トリガとして取り込んだフレーム
同期信号ｆp −ｉｎとをＡＮＤするものであり、この出
力信号に応じて、ＤＦＦ１〜ＤＦＦ１６をセットまたは
リセットする。ＤＦＦ８、ＤＦＦ９が出力する時系列信
号ｃｎｔ1 、ｃｎｔ2 は、外部入力するクロックｃｌｋ
−ｉｎとＡＮＤ３３〜ＡＮＤ３６とによってＡＮＤさ
れ、分離チャネルＣＨ１〜ＣＨ４用の信号分離用クロッ
クｃ1 〜ｃ4 になる。このとき、制御信号ｃｎｔ1 、ｃ
ｎｔ2 のそれぞれの「０」、「１」の組み合わせによっ
て、該当する分離チャネルを認識する（たとえば、００
→ＣＨ１、０１→ＣＨ２、１０→ＣＨ３、１１→ＣＨ４
というように認識する）。
【００５６】上記以外の部分は、チャネル選択型分離回
路ＳＣ３ａと同様である。
路ＳＣ３ａと同様である。
【００５７】このように、信号分離用の時系列信号を生
成する回路を、分離チャネル毎に独立に構成せず、共通
な構成とすることによって、時系列信号を生成する回路
数を削減することが可能になる。
成する回路を、分離チャネル毎に独立に構成せず、共通
な構成とすることによって、時系列信号を生成する回路
数を削減することが可能になる。
【００５８】図７は、本発明の第５の実施例であるチャ
ネル選択型分離回路ＳＣ５を示す図である。なお、チャ
ネル選択型分離回路ＳＣ５は、請求項５記載発明に対応
するものである。
ネル選択型分離回路ＳＣ５を示す図である。なお、チャ
ネル選択型分離回路ＳＣ５は、請求項５記載発明に対応
するものである。
【００５９】チャネル選択型分離回路ＳＣ５は、図５に
示すチャネル選択型分離回路ＳＣ４における分離クロッ
ク生成部１３のシフトレジスタ段数をＮビットからＮ／
Ｆへ削減したものである。
示すチャネル選択型分離回路ＳＣ４における分離クロッ
ク生成部１３のシフトレジスタ段数をＮビットからＮ／
Ｆへ削減したものである。
【００６０】チャネル選択型分離回路ＳＣ５は、分離ク
ロック生成部１４と、分周クロック生成部２０と、チャ
ネル分離部３４とを有する。
ロック生成部１４と、分周クロック生成部２０と、チャ
ネル分離部３４とを有する。
【００６１】チャネル選択型分離回路ＳＣ４では、出力
ポートｔへ信号を分離するための制御信号をＮビットシ
フトレジスタで生成しているのに対して、チャネル選択
型分離回路ＳＣ５では、Ｎビット多重化信号列周期の１
／Ｆ周期に相当するカウンタ情報を生成し、外部からの
チャネル分離情報を時間的に入れ換え、これによってシ
フトレジスタ段数をＮ／Ｆへ削減したものである。
ポートｔへ信号を分離するための制御信号をＮビットシ
フトレジスタで生成しているのに対して、チャネル選択
型分離回路ＳＣ５では、Ｎビット多重化信号列周期の１
／Ｆ周期に相当するカウンタ情報を生成し、外部からの
チャネル分離情報を時間的に入れ換え、これによってシ
フトレジスタ段数をＮ／Ｆへ削減したものである。
【００６２】すなわち、分離クロック生成部１４におけ
るＮビットカウンタＣＴは、Ｎビット多重化信号列周期
の１／Ｆ周期毎にシフトレジスタ制御信号ｆを生成す
る。Ｎ／ＦビットシフトレジスタＲＥＧ−１〜ＲＥＧ−
ｋは、Ｎビットカウンタからのシフトレジスタ制御信号
ｆに基づいて、外部からのチャネル分離情報を時間的に
設定し直して、信号分離用クロック生成回路ＣＧＥＮへ
送出する制御信号ｃｎｔ1 〜ｃｎｔk を生成する。
るＮビットカウンタＣＴは、Ｎビット多重化信号列周期
の１／Ｆ周期毎にシフトレジスタ制御信号ｆを生成す
る。Ｎ／ＦビットシフトレジスタＲＥＧ−１〜ＲＥＧ−
ｋは、Ｎビットカウンタからのシフトレジスタ制御信号
ｆに基づいて、外部からのチャネル分離情報を時間的に
設定し直して、信号分離用クロック生成回路ＣＧＥＮへ
送出する制御信号ｃｎｔ1 〜ｃｎｔk を生成する。
【００６３】このような構成によって、超高速多チャネ
ルの多重化信号を分離するときに、任意のチャネルへ分
離するチャネル選択型の分離回路を、より少ない回路数
で実現することが可能になる。
ルの多重化信号を分離するときに、任意のチャネルへ分
離するチャネル選択型の分離回路を、より少ない回路数
で実現することが可能になる。
【００６４】図８は、チャネル選択型分離回路ＳＣ５の
具体例であるチャネル選択型分離回路ＳＣ５ａを示す回
路図である。
具体例であるチャネル選択型分離回路ＳＣ５ａを示す回
路図である。
【００６５】チャネル選択型分離回路ＳＣ５ａは、８チ
ャネルの多重化信号列ｄａｔａ−ｉｎを１：４に分離す
る分離回路である。
ャネルの多重化信号列ｄａｔａ−ｉｎを１：４に分離す
る分離回路である。
【００６６】チャネル選択型分離回路ＳＣ４ａでは、分
離チャネル用の制御信号ｃｎｔSELを発生する時系列信
号発生回路を８チャネルの循環型時系列発生回路として
構成しており、各時系列発生回路は、８個のＤＦＦを必
要とする。これに対し、チャネル選択型分離回路ＳＣ５
ａでは、Ｎ／Ｆ（図８ではＦ＝２）ビット毎にチャネル
分離情報をセット／リセットし直すことによって、Ｎ／
Ｆ個のＤＦＦで構成している。
離チャネル用の制御信号ｃｎｔSELを発生する時系列信
号発生回路を８チャネルの循環型時系列発生回路として
構成しており、各時系列発生回路は、８個のＤＦＦを必
要とする。これに対し、チャネル選択型分離回路ＳＣ５
ａでは、Ｎ／Ｆ（図８ではＦ＝２）ビット毎にチャネル
分離情報をセット／リセットし直すことによって、Ｎ／
Ｆ個のＤＦＦで構成している。
【００６７】チャネル選択型分離回路ＳＣ５ａにおい
て、ＤＦＦ９〜ＤＦＦ１０とＥＸＯＲ１とによって、Ｎ
／２周期のパルスｆ1 を発生する。また、ＴＦＦ３から
の出力ｆ2 によって、ｆ1 パルスの順序を認識する。こ
れら制御信号ｆ1 、ｆ2 を使用してチャネル分離情報を
ＤＦＦ群へ取り込み、つまり、Ｎ／２周期ではチャネル
分離情報ｉｎｆ1 〜ｉｎｆ4 を取り込み、その後のＮ／
２周期ではチャネル分離情報ｉｎｆ5 〜ｉｎｆ8 を取り
込む。他のチャネル分離情報についても、上記と同様で
ある。その他の回路部分は、チャネル選択型分離回路Ｓ
Ｃ４ａと同様である。
て、ＤＦＦ９〜ＤＦＦ１０とＥＸＯＲ１とによって、Ｎ
／２周期のパルスｆ1 を発生する。また、ＴＦＦ３から
の出力ｆ2 によって、ｆ1 パルスの順序を認識する。こ
れら制御信号ｆ1 、ｆ2 を使用してチャネル分離情報を
ＤＦＦ群へ取り込み、つまり、Ｎ／２周期ではチャネル
分離情報ｉｎｆ1 〜ｉｎｆ4 を取り込み、その後のＮ／
２周期ではチャネル分離情報ｉｎｆ5 〜ｉｎｆ8 を取り
込む。他のチャネル分離情報についても、上記と同様で
ある。その他の回路部分は、チャネル選択型分離回路Ｓ
Ｃ４ａと同様である。
【００６８】このように、時系列信号発生回路を構成す
るＤＦＦ群へチャネル分離情報を取り込む場合、その取
り込みをＮ／Ｆ周期で行うことによって、時系列信号を
生成する回路数をさらに削減することが可能になる。
るＤＦＦ群へチャネル分離情報を取り込む場合、その取
り込みをＮ／Ｆ周期で行うことによって、時系列信号を
生成する回路数をさらに削減することが可能になる。
【００６９】図９は、上記各実施例におけるチャネル分
離部におけるビット分離回路ＤＭＵＸ−１を示すブロッ
ク図である。なお、図９に示すビット分離回路ＤＭＵＸ
−１は、請求項６記載発明に対応するものである。
離部におけるビット分離回路ＤＭＵＸ−１を示すブロッ
ク図である。なお、図９に示すビット分離回路ＤＭＵＸ
−１は、請求項６記載発明に対応するものである。
【００７０】ビット分離回路ＤＭＵＸ−１は、２入力２
出力のセレクタ２：２ＳＥＬと、第１のバッファＢＵＦ
１と、第２のバッファＢＵＦ２と、２入力１出力のセレ
クタ２：１ＳＥＬと、分周クロック生成回路とを有す
る。
出力のセレクタ２：２ＳＥＬと、第１のバッファＢＵＦ
１と、第２のバッファＢＵＦ２と、２入力１出力のセレ
クタ２：１ＳＥＬと、分周クロック生成回路とを有す
る。
【００７１】２入力２出力のセレクタ２：２ＳＥＬは、
２×Ｎビット周期の分周クロックｃｎｔSEL を制御信号
とし、分離クロック生成部１０が出力した信号分離用ク
ロックｃt と分周クロック生成回路２０が出力した分周
クロックｃdiv とを、分周クロックｃｎｔSEL 毎に交互
に入れ換えながら出力ポートへ送出する。第１のバッフ
ァＢＵＦ１と第２のバッファＢＵＦ２とは、Ｎ／Ｍビッ
トのシフトレジスタ等で構成され、セレクタ２：２ＳＥ
Ｌが出力するクロックｃbuf1またはｃbuf2によって、そ
れぞれ入力多重化信号ｄａｔａ−ｉｎをラッチし、セレ
クタ２：１ＳＥＬへ引き渡す。セレクタ２：１ＳＥＬ
は、分周クロックｃｎｔSEL に従って、第１のバッファ
ＢＵＦ１、第２のバッファＢＵＦ２がそれぞれ出力する
２系列の信号列ｄbuf1、ｄbuf2のうちの１系列を選択す
る。このときに、セレクタ２：２ＳＥＬが分周クロック
ｃdiv を選択している系列に接続されているバッファ出
力信号系列を、セレクタ２：１ＳＥＬが選択する。
２×Ｎビット周期の分周クロックｃｎｔSEL を制御信号
とし、分離クロック生成部１０が出力した信号分離用ク
ロックｃt と分周クロック生成回路２０が出力した分周
クロックｃdiv とを、分周クロックｃｎｔSEL 毎に交互
に入れ換えながら出力ポートへ送出する。第１のバッフ
ァＢＵＦ１と第２のバッファＢＵＦ２とは、Ｎ／Ｍビッ
トのシフトレジスタ等で構成され、セレクタ２：２ＳＥ
Ｌが出力するクロックｃbuf1またはｃbuf2によって、そ
れぞれ入力多重化信号ｄａｔａ−ｉｎをラッチし、セレ
クタ２：１ＳＥＬへ引き渡す。セレクタ２：１ＳＥＬ
は、分周クロックｃｎｔSEL に従って、第１のバッファ
ＢＵＦ１、第２のバッファＢＵＦ２がそれぞれ出力する
２系列の信号列ｄbuf1、ｄbuf2のうちの１系列を選択す
る。このときに、セレクタ２：２ＳＥＬが分周クロック
ｃdiv を選択している系列に接続されているバッファ出
力信号系列を、セレクタ２：１ＳＥＬが選択する。
【００７２】上記のような構成によって、超高速多チャ
ネル多重化信号列を分離するときに、任意のチャネルへ
分離するチャネル選択型分離回路のチャネル分離部を実
現することが可能になる。
ネル多重化信号列を分離するときに、任意のチャネルへ
分離するチャネル選択型分離回路のチャネル分離部を実
現することが可能になる。
【００７３】なお、上記各実施例における各チャネル分
離部３０、３１、３２、３３、３４における各ビット分
離回路の構成は、図９に示すビット分離回路ＤＭＵＸ−
１の構成と同様である。
離部３０、３１、３２、３３、３４における各ビット分
離回路の構成は、図９に示すビット分離回路ＤＭＵＸ−
１の構成と同様である。
【００７４】図１０は、上記実施例における分周クロッ
ク生成部２０の具体例を示すブロック図である。なお、
図１０に示す分周クロック生成部２０は、請求項７記載
発明に対応するものである。
ク生成部２０の具体例を示すブロック図である。なお、
図１０に示す分周クロック生成部２０は、請求項７記載
発明に対応するものである。
【００７５】分周クロック生成部２０は、分周回路とし
てのフリップフロップＴＦＦ１、ＴＦＦ２、……、ＴＦ
Ｆｋを有する。フリップフロップＴＦＦ１は、外部入力
の多重化クロックｃｌｋ−ｉｎを１／２分周し、フリッ
プフロップＴＦＦ２は、フリップフロップＴＦＦ１が出
力した分周クロックｄｉｖ1 をさらに１／２分周し、と
いうように、ｋ個のフリップフロップＴＦＦによって１
／２k の分周クロックｃdiv を生成する。また、ｋ個の
フリップフロップＴＦＦは、外部入力のフレーム同期信
号ｆp によってセットまたはリセットされ、フレーム同
期信号に同期した分周クロックを生成するものである。
てのフリップフロップＴＦＦ１、ＴＦＦ２、……、ＴＦ
Ｆｋを有する。フリップフロップＴＦＦ１は、外部入力
の多重化クロックｃｌｋ−ｉｎを１／２分周し、フリッ
プフロップＴＦＦ２は、フリップフロップＴＦＦ１が出
力した分周クロックｄｉｖ1 をさらに１／２分周し、と
いうように、ｋ個のフリップフロップＴＦＦによって１
／２k の分周クロックｃdiv を生成する。また、ｋ個の
フリップフロップＴＦＦは、外部入力のフレーム同期信
号ｆp によってセットまたはリセットされ、フレーム同
期信号に同期した分周クロックを生成するものである。
【００７６】このように構成することによって、超高速
多チャネルの多重化信号を分離するときに、任意のチャ
ネルへ分離するチャネル選択型分離回路において、フレ
ーム同期信号に同期した１／２k の分周クロックを生成
する分周クロック生成部を実現することが可能になる。
多チャネルの多重化信号を分離するときに、任意のチャ
ネルへ分離するチャネル選択型分離回路において、フレ
ーム同期信号に同期した１／２k の分周クロックを生成
する分周クロック生成部を実現することが可能になる。
【００７７】
【発明の効果】請求項１記載の発明によれば、外部入力
のチャネル分離情報に基づいてチャネル分離用の制御信
号を生成し、この制御信号と外部入力クロックとによっ
て、各分離チャネルに対する信号分離用クロックを生成
し、この信号分離用クロックと分周クロックとを用い
て、外部入力のＮチャネル多重化信号列から分離すべき
信号のみを分離するので、超高速多チャネル多重化信号
列を分離する場合、分離された信号についてタイムスロ
ットの入れ替えを、回路を大規模化せずに実行でき、ま
た、伝送パスの速度が上昇しても、回路を大規模にする
必要がないという効果を奏する。
のチャネル分離情報に基づいてチャネル分離用の制御信
号を生成し、この制御信号と外部入力クロックとによっ
て、各分離チャネルに対する信号分離用クロックを生成
し、この信号分離用クロックと分周クロックとを用い
て、外部入力のＮチャネル多重化信号列から分離すべき
信号のみを分離するので、超高速多チャネル多重化信号
列を分離する場合、分離された信号についてタイムスロ
ットの入れ替えを、回路を大規模化せずに実行でき、ま
た、伝送パスの速度が上昇しても、回路を大規模にする
必要がないという効果を奏する。
【００７８】請求項２記載の発明によれば、複数のチャ
ネル選択型分離回路がピラミッド状に形成されているの
で、個々のチャネル選択型分離回路を処理速度に見合っ
た回路規模で実現し、全体として超高速多チャネル多重
化信号列を分離することができ、また、分離された信号
についてタイムスロットの入れ替えを、回路を大規模化
せずに実行でき、また、伝送パスの速度が上昇しても、
回路を大規模にする必要がないという効果を奏する。
ネル選択型分離回路がピラミッド状に形成されているの
で、個々のチャネル選択型分離回路を処理速度に見合っ
た回路規模で実現し、全体として超高速多チャネル多重
化信号列を分離することができ、また、分離された信号
についてタイムスロットの入れ替えを、回路を大規模化
せずに実行でき、また、伝送パスの速度が上昇しても、
回路を大規模にする必要がないという効果を奏する。
【００７９】請求項３記載の発明によれば、各分離チャ
ネルにおける分離チャネル情報に基づいて帰還型のＮビ
ットシフトレジスタを用いることによって、チャネル分
離用の制御信号を生成し、この制御信号と外部入力クロ
ックとのＡＮＤを行うことによって、各分離チャネルに
対する信号分離用クロックを生成し、この信号分離用ク
ロックと分周クロックを用いて外部入力のＮチャネル多
重化信号列ｄａｔａ−ｉｎから分離すべき信号のみを分
離するので、分離時に任意のチャネルへ分離するＮチャ
ネル選択型の分離回路を実現することができるという効
果を奏する。
ネルにおける分離チャネル情報に基づいて帰還型のＮビ
ットシフトレジスタを用いることによって、チャネル分
離用の制御信号を生成し、この制御信号と外部入力クロ
ックとのＡＮＤを行うことによって、各分離チャネルに
対する信号分離用クロックを生成し、この信号分離用ク
ロックと分周クロックを用いて外部入力のＮチャネル多
重化信号列ｄａｔａ−ｉｎから分離すべき信号のみを分
離するので、分離時に任意のチャネルへ分離するＮチャ
ネル選択型の分離回路を実現することができるという効
果を奏する。
【００８０】請求項４記載の発明によれば、各分離チャ
ネルにおけるチャネル分離用の制御信号を生成する際
に、制御信号である時系列信号を生成する回路を、分離
チャネル毎に独立に構成せず、共通な構成とするので、
時系列信号を生成する回路数を削減することができると
いう効果を奏する。
ネルにおけるチャネル分離用の制御信号を生成する際
に、制御信号である時系列信号を生成する回路を、分離
チャネル毎に独立に構成せず、共通な構成とするので、
時系列信号を生成する回路数を削減することができると
いう効果を奏する。
【００８１】請求項５記載の発明によれば、各分離チャ
ネルにおけるチャネル分離用の制御信号を生成する際
に、チャネル分離情報の時系列信号発生回路への取り込
みを、Ｎ／Ｆ周期で実行することによって、制御信号で
ある時系列信号を生成するので、時系列信号を生成する
回路数をさらに削減することができるという効果を奏す
る。
ネルにおけるチャネル分離用の制御信号を生成する際
に、チャネル分離情報の時系列信号発生回路への取り込
みを、Ｎ／Ｆ周期で実行することによって、制御信号で
ある時系列信号を生成するので、時系列信号を生成する
回路数をさらに削減することができるという効果を奏す
る。
【００８２】請求項６記載の発明によれば、２：２セレ
クタによって、信号分離用クロックと分周クロックとを
入れ替えて、これら２種類のクロックを使用してＮ／Ｍ
ビットの２種類のバッファを動作させ、Ｎチャネル多重
化信号列ｄａｔａ−ｉｎの取り込みと取り出しとを行
い、これら２種類のバッファからの信号を２：１セレク
タで選択することによって、超高速多チャネルの多重化
信号を分離するときに、任意のチャネルへ分離するチャ
ネル選択型分離回路のチャネル分離部を実現することが
できるという効果を奏する。
クタによって、信号分離用クロックと分周クロックとを
入れ替えて、これら２種類のクロックを使用してＮ／Ｍ
ビットの２種類のバッファを動作させ、Ｎチャネル多重
化信号列ｄａｔａ−ｉｎの取り込みと取り出しとを行
い、これら２種類のバッファからの信号を２：１セレク
タで選択することによって、超高速多チャネルの多重化
信号を分離するときに、任意のチャネルへ分離するチャ
ネル選択型分離回路のチャネル分離部を実現することが
できるという効果を奏する。
【００８３】請求項７記載の発明によれば、ｋ個のＴＦ
Ｆによって１／２k の分周クロックｃdiv を生成し、外
部入力するフレーム同期信号ｆp によってセットまたは
リセットするので、超高速多チャネルの多重化信号を分
離時に任意のチャネルへ分離するチャネル選択型分離回
路において同期した１／２k の分周クロックを生成する
分周クロック生成部を実現することができるという効果
を奏する。
Ｆによって１／２k の分周クロックｃdiv を生成し、外
部入力するフレーム同期信号ｆp によってセットまたは
リセットするので、超高速多チャネルの多重化信号を分
離時に任意のチャネルへ分離するチャネル選択型分離回
路において同期した１／２k の分周クロックを生成する
分周クロック生成部を実現することができるという効果
を奏する。
【図１】本発明の第１の実施例のチャネル選択型分離回
路ＳＣ１を示す図である。
路ＳＣ１を示す図である。
【図２】本発明の第２の実施例のチャネル選択型分離回
路ＳＣ２を示す図である。
路ＳＣ２を示す図である。
【図３】本発明の第３の実施例のチャネル選択型分離回
路ＳＣ３を示す図である。
路ＳＣ３を示す図である。
【図４】チャネル選択型分離回路ＳＣ３の具体例である
チャネル選択型分離回路ＳＣ３ａを示す回路図である。
チャネル選択型分離回路ＳＣ３ａを示す回路図である。
【図５】本発明の第４の実施例のチャネル選択型分離回
路ＳＣ４を示す図である。
路ＳＣ４を示す図である。
【図６】チャネル選択型分離回路ＳＣ４の具体例である
チャネル選択型分離回路ＳＣ４ａを示す回路図である。
チャネル選択型分離回路ＳＣ４ａを示す回路図である。
【図７】本発明の第５の実施例のチャネル選択型分離回
路ＳＣ５を示す図である。
路ＳＣ５を示す図である。
【図８】チャネル選択型分離回路ＳＣ５の具体例である
チャネル選択型分離回路ＳＣ５ａを示す回路図である。
チャネル選択型分離回路ＳＣ５ａを示す回路図である。
【図９】上記各実施例におけるチャネル分離部における
ビット分離回路ＤＭＵＸ−１を示す図である。
ビット分離回路ＤＭＵＸ−１を示す図である。
【図１０】上記実施例における分周クロック生成部２０
の具体例を示す図である。
の具体例を示す図である。
【図１１】従来のＡＤＭ装置における分離部ＳＣ１１を
示す図である。
示す図である。
【符号の説明】 ＳＣ１〜ＳＣ５…チャネル選択型分離回路、 １０〜１４…分離クロック生成部、 ２０…分周クロック生成部、 ３０〜３４…チャネル分離部、 ｉｎｆ…チャネル分離情報、 ｃｎｔ…制御信号、 ｃ…信号分離用クロック、 ｃdiv …分周クロック。
Claims (7)
- 【請求項１】 入力したＮチャネル多重化信号列を１：
Ｎビット分離し、この分離された分離信号を所望の出力
ポートに出力させる多重化信号分離回路において、 上記Ｎチャネル多重化信号列から分離すべき信号のチャ
ネル番号と、上記分離された信号を出力すべき出力チャ
ネル番号とを指定するチャネル分離情報に基づいて、上
記Ｎチャネル多重化信号列から分離すべき信号を選択す
る信号分離用クロックを生成する分離クロック生成部
と；上記Ｎチャネル多重化信号列に同期した多重化クロ
ックに基づいて、分周クロックを生成する分周クロック
生成部と；上記分離クロック生成部が出力した上記信号
分離用クロックと、上記分周クロック生成部が出力した
上記分周クロックとに基づいて、上記Ｎチャネル多重化
信号列から、１／Ｎクロック周期のＮ種類の分離信号を
生成し、上記Ｎチャネル多重化信号列に同期したフレー
ム同期信号から、１／Ｎクロック周期のフレーム同期信
号を生成するチャネル分離部と；を有することを特徴と
するチャネル選択型分離回路。 - 【請求項２】 入力したＮチャネル多重化信号列を１：
Ｎビット分離し、この分離された分離信号を所望の出力
ポートに出力させる多重化信号分離回路において、 Ｎ’チャネル多重化信号列から分離すべき信号のチャネ
ル番号と、上記分離された信号を出力すべき出力チャネ
ル番号とを指定するチャネル分離情報に基づいて、上記
Ｎ’チャネル多重化信号列から分離すべき信号を選択す
る信号分離用クロックを生成する分離クロック生成部
と；上記Ｎ’チャネル多重化信号列に同期した多重化ク
ロックに基づいて、分周クロックを生成する分周クロッ
ク生成部と；上記分離クロック生成部が出力した上記信
号分離用クロックと、上記分周クロック生成部が出力し
た上記分周クロックとに基づいて、上記Ｎ’チャネル多
重化信号列から、１／Ｍクロック周期のＭ種類の分離信
号を生成し、上記Ｎ’チャネル多重化信号列に同期した
フレーム同期信号から、１／Ｍクロック周期のフレーム
同期信号を生成するチャネル分離部と；によって１つの
チャネル選択型分離回路が構成され、複数の上記チャネ
ル選択型分離回路がピラミッド状に形成され、その１段
目の上記チャネル選択型分離回路が上記Ｎチャネル多重
化信号列を第１の数Ｍ１の多重化信号列に分離し、上記
１段目のチャネル選択型分離回路が分離した多重化信号
列のそれぞれを、その２段目の上記チャネル選択型分離
回路が第２の数Ｍ２の多重化信号列に分離し、これを繰
り返し、Ｐ−１段目の上記チャネル選択型分離回路が分
離した多重化信号列のそれぞれを、そのＰ段目の上記チ
ャネル選択型分離回路が第Ｐの数ＭＱに分離する（Ｐ、
ＭＱは、２以上の正の整数）ことを特徴とするチャネル
選択型分離回路。 - 【請求項３】 請求項１または請求項２において、 上記分離クロック生成部は、 上記チャネル分離情報を入力するＭ種類（Ｍ≦Ｎ）の帰
還型Ｎビットシフトレジスタと；上記Ｍ種類の帰還型Ｎ
ビットシフトレジスタが出力したＭ個の制御信号に基づ
いて、上記信号分離用クロックをＭ種類生成し、上記チ
ャネル分離部へ送り出す信号分離用クロック生成回路
と；によって構成されていることを特徴とするチャネル
選択型分離回路。 - 【請求項４】 請求項１または請求項２において、 上記分離クロック生成部は、 外部からのチャネル分離情報を入力とするｋ種類（ｋ
は、ｋ≧log Ｍ／log ２を満足する最小の整数、Ｍ≦
Ｎ）の帰還型Ｎビットシフトレジスタと；上記ｋ種類の
帰還型Ｎビットシフトレジスタが出力したｋ個の制御信
号に基づいて、上記Ｎチャネル多重化信号列から分離す
べき信号を選択する信号分離用クロックをＭ種類生成
し、上記チャネル分離部へ送り出す信号分離用クロック
生成回路と；によって構成されていることを特徴とする
チャネル選択型分離回路。 - 【請求項５】 請求項１または請求項２において、 上記分離クロック生成部は、 上記Ｎチャネル多重化信号列の周期の１／Ｆ周期情報を
生成するＮビットカウンタと；上記Ｎビットカウンタか
らの周期情報に基づいて、上記チャネル分離情報を切り
替えて動作するｋ種類（ｋは、ｋ≧log Ｍ／log ２を満
足する最小の整数、Ｍ≦Ｎ）のＮ／Ｆビットシフトレジ
スタと；上記ｋ種類のＮ／Ｆビットシフトレジスタが出
力したｋ個の制御信号に基づいて、上記Ｎチャネル多重
化信号列から分離すべき信号を選択する信号分離用クロ
ックをＭ種類生成し、上記チャネル分離部へ送り出す信
号分離用クロック生成回路と；によって構成されている
ことを特徴とするチャネル選択型分離回路。 - 【請求項６】 請求項１または請求項２において、 上記チャネル分離部は、 上記Ｎチャネル多重化信号列を入力する第１のバッファ
と；上記Ｎチャネル多重化信号列を入力する第２のバッ
ファと；上記分周クロック生成部が出力した上記分周ク
ロックをさらに分周した２×Ｎビット周期クロックを生
成する２×Ｎ周期クロック生成回路と；上記分離クロッ
ク生成部が出力した上記信号分離用クロックと、上記分
周クロック生成部が出力した上記分周クロックとを、上
記２×Ｎビット周期クロックによって交互に切り替え
て、上記第１のバッファと上記第２のバッファとに交互
に印加する２：２セレクタと；上記２×Ｎビット周期ク
ロックを選択信号とし、上記第１のバッファが出力する
信号、上記第２のバッファが出力する信号のうちの一方
の信号を選択する２：１セレクタと；によって構成され
ていることを特徴とするチャネル選択型分離回路。 - 【請求項７】 請求項１または請求項２において、 上記分周クロック生成部がその内部に分周回路を有し、
上記Ｎチャネル選択型分離回路によって１：Ｍ分離する
（ただしＭ≦Ｎ）場合、上記分周クロック生成部に入力
されるフレームパルスによって、上記内部の分周回路を
セットまたはリセットすることを特徴とするチャネル選
択型分離回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207925A JPH1032555A (ja) | 1996-07-18 | 1996-07-18 | チャネル選択型分離回路 |
| US08/895,503 US6034974A (en) | 1996-07-18 | 1997-07-16 | Channel-selection-type demultiplexing circuit |
| EP97401728A EP0820164A3 (en) | 1996-07-18 | 1997-07-17 | Channel-selection-type demultiplexing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207925A JPH1032555A (ja) | 1996-07-18 | 1996-07-18 | チャネル選択型分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032555A true JPH1032555A (ja) | 1998-02-03 |
Family
ID=16547831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8207925A Pending JPH1032555A (ja) | 1996-07-18 | 1996-07-18 | チャネル選択型分離回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6034974A (ja) |
| EP (1) | EP0820164A3 (ja) |
| JP (1) | JPH1032555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750073B1 (ko) * | 1999-07-08 | 2007-08-21 | 소니 가부시끼 가이샤 | 집적 광학 유닛, 광학 헤드 및 광 기록 및/또는 재생 장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123486B2 (ja) * | 1997-11-07 | 2001-01-09 | 日本電気株式会社 | 時分割多重／分離方法及び装置、時分割分離方法及び装置、並びにフレーム同期方法及び装置 |
| US6201843B1 (en) * | 1999-02-25 | 2001-03-13 | L-3 Communications, Inc. | Rapid acquisition dispersive channel receiver integrated circuit |
| US6690683B1 (en) * | 1999-11-23 | 2004-02-10 | International Business Machines Corporation | Method and apparatus for demultiplexing a shared data channel into a multitude of separate data streams, restoring the original CBR |
| US7386008B2 (en) * | 2001-07-19 | 2008-06-10 | Eci Telecom Ltd. | Method and apparatus for converting data packets between a higher bandwidth network and a lower bandwidth network having multiple channels |
| EP1351419A1 (en) * | 2002-04-03 | 2003-10-08 | Lucent Technologies Inc. | Method and apparatus for barrel shifting of parallel output data signals |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1207258B (it) * | 1979-10-11 | 1989-05-17 | Sits Soc It Telecom Siemens | Disposizione circuitale atta a riconoscere la parola di allineamento, di particolare applicazione nella sezione ricevente di un multiplatore disegnali digitali. |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| JP2877369B2 (ja) * | 1989-09-11 | 1999-03-31 | 株式会社東芝 | デマルチプレクサ |
-
1996
- 1996-07-18 JP JP8207925A patent/JPH1032555A/ja active Pending
-
1997
- 1997-07-16 US US08/895,503 patent/US6034974A/en not_active Expired - Fee Related
- 1997-07-17 EP EP97401728A patent/EP0820164A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100750073B1 (ko) * | 1999-07-08 | 2007-08-21 | 소니 가부시끼 가이샤 | 집적 광학 유닛, 광학 헤드 및 광 기록 및/또는 재생 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0820164A2 (en) | 1998-01-21 |
| EP0820164A3 (en) | 2002-12-11 |
| US6034974A (en) | 2000-03-07 |
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