JPH0595338A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】処理部ＩＣの性能を最大限に利用し、効率良く
信号処理を行う。 【構成】クロック発振回路８は、入力ディジタル信号の
クロック周波数の整数ｎ倍（例えば２倍）の周波数の内
部クロック信号を発生し、処理部１、多重部２、分離部
３および分周部１０に与える。多重部２は、内部クロッ
ク信号に同期してｎ個（例えば２個）の入力ディジタル
信号を１つの信号に多重化して処理部１に与える。処理
部１は、内部クロックに基づいて動作し、多重部２から
与えられた信号に対して所定の処理を行う。分離部５
は、内部クロック信号に同期して処理部１の出力信号を
ｎ個（例えば２個）の信号に分離して外部に出力する。
分周部１０は、内部クロック信号をｎ分周（例えば２分
周）して、分離手段から出力される信号のクロック信号
を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばディジタル信号
伝送路を伝送されるディジタル信号に対し、例えば信号
挿入や入換え等といった信号処理を行う信号処理装置に
関する。

【０００２】

【従来の技術】図４は従来の信号処理装置の一構成例を
示すブロック図である。この信号処理回路は、処理部４
０、入力バッファ４１、シリアル／パラレル変換部（Ｓ
／Ｐ変換部）４２、パラレル／シリアル変換部（Ｐ／Ｓ
変換部）４３、出力バッファ４４、入力バッファ４５お
よび分周部４６よりなる。なお、４７，４８，４９はそ
れぞれ端子である。

【０００３】この信号処理装置は、１本の入力信号をＳ
／Ｐ変換部４２で複数ｍ本（ここでは４本）のパラレル
信号に変換したのち、処理部４０に入力する。一方処理
部４０の出力信号は、Ｐ／Ｓ変換部４３でシリアル信号
に戻されたのちに端子４８から外部へと出力される。処
理部４０の動作クロックは、端子４９から入力される入
力信号のクロックを分周部４６でｍ分周して得る。この
構成により、処理部４０で扱う信号の速度は入力信号の
１／ｍとなり、処理部４０は動作が低速なものであって
良いという利点がある。

【０００４】ところで処理部４０は例えばＩＣにより供
給されるが、近年の回路技術の向上により、入力信号速
度よりも高速に動作させることが可能な処理部ＩＣを構
成することが可能となっている。このような高速動作が
可能な処理部ＩＣを用いる場合に上述の構成をそのまま
適用すると、処理部ＩＣの高速性を生かせなくなってし
まう。

【０００５】そこで図５に示す構成が考えられる。この
構成は、入力信号をパラレル化することなくシリアルな
まま処理部４０に入力する。処理部４０の動作クロック
も入力信号のクロックをそのまま使用する。この構成に
より、処理部４０では入力信号と同じ速度で処理を行う
ことができ、前述の例に比較して効率が高くなる。

【０００６】しかしながら、処理部４０に適用される処
理部ＩＣは入力信号の速度よりも高速動作が可能である
から、この構成であっても処理部ＩＣの性能を活用しき
れていない。

【０００７】

【発明が解決しようとする課題】以上のように従来の信
号処理装置では、処理部に高速な処理部ＩＣを適用した
としても、この高速な処理部ＩＣの性能を活用しきれ
ず、効率が悪いという不具合があった。

【０００８】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、処理部ＩＣの
性能を最大限に利用し、効率良く信号処理を行うことが
できる信号処理装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、入力ディジタ
ル信号のクロック周波数の整数ｎ倍の周波数の内部クロ
ック信号を発生する例えばクロック発振回路などの内部
クロック生成手段と、この内部クロック生成手段が発生
する内部クロック信号に同期してｎ個の入力ディジタル
信号を１つの信号に多重化する例えば多重部などの多重
化手段とを備え、ｎ個の入力ディジタル信号を多重化し
た信号を信号処理回路に与えるとともに、前記内部クロ
ック生成手段が発生する内部クロック信号に同期して前
記信号処理回路の出力信号をｎ個の信号に分離して外部
に出力する例えば分離部などの分離手段と、前記内部ク
ロック生成手段が発生する内部クロック信号をｎ分周し
て分離手段から出力される信号のクロック信号を生成す
る例えば分周部などの分周手段とを備え、前記信号処理
回路の出力信号を入力信号と同様な形態に戻すようにし
た。

【００１０】

【作用】このような手段を講じたことにより、信号処理
回路には入力信号のｎ倍の速度の信号が入力され、この
信号は内部クロック生成回路で生成された入力ディジタ
ル信号のクロック周波数の整数ｎ倍の周波数の内部クロ
ック信号に基づいて信号処理される。従って、信号処理
回路は入力信号の速度よりも高速に動作する。

【００１１】

【実施例】以下、図面を参照して本発明の一実施例に付
き説明する。図１は本実施例に係る信号処理装置の構成
を示すブロック図である。図中１は処理部であり、入力
信号に対して例えば信号挿入や信号入換え等の所定の信
号処理を行う。２は多重部であり、入力端子３ａ，３ｂ
のそれぞれから入力され、バッファ４ａ，４ｂのそれぞ
れを介して与えられた２本のディジタル信号を１本の信
号に多重し、多重後の信号を処理部１に与える。５は分
離部であり、処理部１の出力信号を２本の信号に分離
し、バッファ６ａ，６ｂのそれぞれを介して出力端子７
ａ，７ｂのそれぞれから外部へと出力する。

【００１２】８はクロック発振回路であり、入力信号の
クロックの２倍の周波数を有する内部クロックを発生す
る。このクロック発振回路８で発生された内部クロック
はバッファ９を介して、処理部１、多重部２および分離
部５に動作クロックとして与えられる。またクロック発
振回路８で発生された内部クロックは分周部１０にも入
力される。分周部１０は、内部クロックを２分周して内
部クロックの１／２の周波数を有するクロック、すなわ
ち入力信号のクロックと同一周波数の出力クロックを生
成する。この分周部１０で生成された出力クロックはバ
ッファ１１を介して出力端子１２から外部へと出力され
る。

【００１３】次に以上のように構成された信号処理装置
の動作を説明する。まず入力端子３ａ，３ｂから図２に
Ｓ１，Ｓ２で示すディジタル信号がそれぞれ入力される
と、多重部２はこの信号Ｓ１，Ｓ２のクロック周波数の
２倍の周波数を有する内部クロックＴ１に同期してこれ
を取り込み、１本の信号Ｓ３に多重する。これにより、
多重部２の出力信号Ｓ３は入力信号Ｓ１，Ｓ２のクロッ
ク周波数の２倍の周波数を有する信号となっている。

【００１４】処理部１は多重部２から信号Ｓ３が与えら
れると、この信号Ｓ３に対して所定の信号処理を行う。
この信号処理は内部クロックＴ１に同期して行われる。
つまり、処理部１は入力信号の速度の２倍の速度で動作
する。

【００１５】処理部１で信号処理がなされた信号は、内
部クロックＴ１に同期して図２にＳ４，Ｓ５で示すよう
に２つの信号に分離される。この際、信号Ｓ４，Ｓ５の
クロック周波数は信号Ｓ３の周波数の１／２、すなわち
入力信号Ｓ１，Ｓ２のクロック周波数と同一となってい
る。かくして信号Ｓ１に対応する信号Ｓ４および信号Ｓ
２に対応する信号Ｓ５がそれぞれ得られる。ただし、信
号Ｓ４のＡ１´，Ａ２´のデータは入力信号Ｓ１のＡ
１，Ａ２のそれぞれに、また信号Ｓ５のＢ１´，Ｂ２´
のデータは入力信号Ｓ２のＢ１，Ｂ２のそれぞれに対応
するが、処理部１での処理によってその内容が変化して
いる場合がある。そして分離部５で得られた信号Ｓ４，
Ｓ５が出力信号として出力端子７ａ，７ｂから外部へと
出力される。

【００１６】分周部１０では内部クロックＴ１を２分周
して、内部クロックＴ１の周波数の１／２の周波数、す
なわち出力信号Ｓ４，Ｓ５の周波数と同一周波数の出力
クロックＴ２を生成しており、これを出力信号Ｓ４，Ｓ
５と並列に出力端子１２から出力する。

【００１７】かくして本実施例によれば、処理部１を入
力信号Ｓ１，Ｓ２の速度の２倍の速度で動作させ、２つ
の入力信号Ｓ１，Ｓ２を同時に処理することができる。
従って、処理部１の性能を有効に利用し、効率の良い処
理が行える。すなわち、単一の処理部ＩＣを適用して処
理部１を構成しても、あたかも２つの処理部ＩＣを有し
ているかの如く２つの信号を同時処理することができ
る。

【００１８】図３は本発明の別の実施例に係る信号処理
装置の構成を示すブロック図である。なお、図１と同一
部分には同一符号を付し、その詳細な説明は省略する。
ここで本実施例が特徴とするところは、端子１３，１４
を設け、この端子１３，１４を介してクロック発振回路
８にクロック制御回路１５を接続して外部から内部クロ
ックを変更可能とした点である。本実施例によっても、
前述の実施例と同様な効果を得ることができる。

【００１９】なお本発明は上記各実施例に限定されるも
のではない。例えば上記実施例では、２本の信号を同時
に処理する構成としたが、３つ以上の信号を１本の信号
に多重して処理部１に与え、これらを同時処理すること
もできる。この場合、内部クロックＴ１は適宜変更す
る。このほか、本発明の要旨を逸脱しない範囲で種々の
変形実施が可能である。

【００２０】

【発明の効果】本発明によれば、入力ディジタル信号の
クロック周波数の整数ｎ倍の周波数の内部クロック信号
を発生する例えばクロック発振回路などの内部クロック
生成手段と、この内部クロック生成手段が発生する内部
クロック信号に同期してｎ個の入力ディジタル信号を１
つの信号に多重化する例えば多重部などの多重化手段と
を備え、ｎ個の入力ディジタル信号を多重化した信号を
信号処理回路に与えるとともに、前記内部クロック生成
手段が発生する内部クロック信号に同期して前記信号処
理回路の出力信号をｎ個の信号に分離して外部に出力す
る例えば分離部などの分離手段と、前記内部クロック生
成手段が発生する内部クロック信号をｎ分周して分離手
段から出力される信号のクロック信号を生成する例えば
分周部などの分周手段とを備え、前記信号処理回路の出
力信号を入力信号と同様な形態に戻すようにしたので、
処理部ＩＣの性能を最大限に利用し、効率良く信号処理
を行うことができる信号処理装置となる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る信号処理装置の構成
を示すブロック図。

【図２】 図１中の各部の信号状態を示す図。

【図３】 本発明の別の実施例に係る信号処理装置の構
成を示すブロック図。

【図４】 従来技術を説明する図。

【図５】 従来技術を説明する図。

【符号の説明】

１…処理部、２…多重部、５…分離部、８…クロック発
振回路、１０…分周部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 信号処理回路により、入力ディジタル信
   号に対して所定の信号処理を行い、処理後のディジタル
   信号を外部へ出力する信号処理装置において、 前記入力ディジタル信号のクロック周波数の整数ｎ倍の
   周波数の内部クロック信号を発生する内部クロック生成
   手段と、 この内部クロック生成手段が発生する内部クロック信号
   に同期してｎ個の入力ディジタル信号を１つの信号に多
   重化したのち前記信号処理回路に与える多重化手段と、 前記内部クロック生成手段が発生する内部クロック信号
   に同期して前記信号処理回路の出力信号をｎ個の信号に
   分離して外部に出力する分離手段と、 前記内部クロック生成手段が発生する内部クロック信号
   をｎ分周して分離手段から出力される信号のクロック信
   号を生成する分周手段とを具備したことを特徴とする信
   号処理回路。