JP2668155B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2668155B2 JP2668155B2 JP2202763A JP20276390A JP2668155B2 JP 2668155 B2 JP2668155 B2 JP 2668155B2 JP 2202763 A JP2202763 A JP 2202763A JP 20276390 A JP20276390 A JP 20276390A JP 2668155 B2 JP2668155 B2 JP 2668155B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置に関し、特に、マルチ
チップ集積回路装置に関する。
チップ集積回路装置に関する。
［従来の技術］ 半導体集積回路装置は、１チップの半導体基板上にト
ランジスタやコンデンサ等の回路素子を搭載したモノリ
シック集積回路装置と、厚膜技術や薄膜技術等を用いて
配線を形成したセラミック基板などの上に複数個の半導
体集積回路チップを搭載したマルチチップ集積回路装置
とに分類される場合がある。
ランジスタやコンデンサ等の回路素子を搭載したモノリ
シック集積回路装置と、厚膜技術や薄膜技術等を用いて
配線を形成したセラミック基板などの上に複数個の半導
体集積回路チップを搭載したマルチチップ集積回路装置
とに分類される場合がある。
近年、半導体集積回路装置全般の動作の高速化への要
求は益々強くなりつつある。このような要求に伴い、マ
ルチチップ集積回路装置は、これを構成する各チップ内
部の回路の動作速度およびチップ間の信号伝達速度の両
面から改良されてきた。各チップの内部回路の動作速度
は、内部回路を微細化することにより、向上されつつあ
る。内部回路を微細化すると、内部回路を構成する配線
層や回路素子の容量が小さくなるため、配線層や回路素
子の動作速度が早くなる。したがって、内部回路の動作
周波数が向上される。一方、チップ間の信号伝達速度を
向上するために、チップの出力段にはBiCMOS（bipolar
−CMOS）やECL（emitter coupled logic）等の高速化
回路が用いられる。
求は益々強くなりつつある。このような要求に伴い、マ
ルチチップ集積回路装置は、これを構成する各チップ内
部の回路の動作速度およびチップ間の信号伝達速度の両
面から改良されてきた。各チップの内部回路の動作速度
は、内部回路を微細化することにより、向上されつつあ
る。内部回路を微細化すると、内部回路を構成する配線
層や回路素子の容量が小さくなるため、配線層や回路素
子の動作速度が早くなる。したがって、内部回路の動作
周波数が向上される。一方、チップ間の信号伝達速度を
向上するために、チップの出力段にはBiCMOS（bipolar
−CMOS）やECL（emitter coupled logic）等の高速化
回路が用いられる。
第３図は、従来のマルチチップ集積回路装置の構成を
示す概略ブロック図である。第３図を参照して、マルチ
チップ集積回路装置100は、複数のチップ、すなわち、
少なくとも２つのモノリシック集積回路装置１および２
を含む。チップ１の内部回路10およびチップ２の内部回
路20は、ともに外部クロック信号線３を介して外部より
与えられる所定の周波数のクロック信号に従って動作す
る。
示す概略ブロック図である。第３図を参照して、マルチ
チップ集積回路装置100は、複数のチップ、すなわち、
少なくとも２つのモノリシック集積回路装置１および２
を含む。チップ１の内部回路10およびチップ２の内部回
路20は、ともに外部クロック信号線３を介して外部より
与えられる所定の周波数のクロック信号に従って動作す
る。
チップ１の内部回路10の出力信号S1,S2,…,Snはそれ
ぞれ、チップ１のI/Oポートを構成する出力端子OUT1,OU
T2,…,OUTnに導出される。出力端子OUT1,OUT2,…,OUTn
に導出された信号S1,S2,…,Snはそれぞれ、１本の信号
線４−1,4−2,…,4−ｎを介してチップ２のI/Oポートを
構成する入力端子IN1,IN2…,INnに伝達される。入力端
子IN1,IN2,…,INnにそれぞれ与えられた信号S1,S2,…,S
nはチップ２の内部回路20によって処理される。チップ
１の内部回路10のうち出力端子OUT1〜OUTnに直接信号を
与える出力部（図示せず）が前述のBiCMOS,ECL等の高速
化回路によって構成される。
ぞれ、チップ１のI/Oポートを構成する出力端子OUT1,OU
T2,…,OUTnに導出される。出力端子OUT1,OUT2,…,OUTn
に導出された信号S1,S2,…,Snはそれぞれ、１本の信号
線４−1,4−2,…,4−ｎを介してチップ２のI/Oポートを
構成する入力端子IN1,IN2…,INnに伝達される。入力端
子IN1,IN2,…,INnにそれぞれ与えられた信号S1,S2,…,S
nはチップ２の内部回路20によって処理される。チップ
１の内部回路10のうち出力端子OUT1〜OUTnに直接信号を
与える出力部（図示せず）が前述のBiCMOS,ECL等の高速
化回路によって構成される。
［発明が解決しようとする課題］ 上記のように、マルチチップ集積回路装置の動作周波
数を向上させるために、マルチチップ集積回路装置を構
成する各チップの内部回路の微細化および、チップの出
力段への高速化回路の適用という方法が従来より用いら
れてきた。
数を向上させるために、マルチチップ集積回路装置を構
成する各チップの内部回路の微細化および、チップの出
力段への高速化回路の適用という方法が従来より用いら
れてきた。
各チップの内部回路を微細化することにより、各チッ
プ内部の動作周波数は他のチップの容量等にかかわらず
向上され得る。しかし、チップ間の信号伝達速度は、チ
ップ間の通信経路を構成する回路の駆動能力とこの通信
経路を介して信号を受信するチップの容量とのバランス
にも影響される。すなわち、信号を受信するチップの容
量が前記通信経路を構成する回路の駆動能力に対して大
きすぎると、信号を受信するチップの入力端子と信号を
出力するチップの出力端子とを接続する信号線の電位
が、信号を出力するチップの出力端の電位の変化に応答
して変化しにくくなる。このため、前記信号線を介して
転送すべき信号の周波数範囲は、前記バランスに依存し
た上限を有する。つまり、転送すべき信号の周波数が、
前記信号線の電位が転送すべき信号の電位変化に十分に
追従した変化を示す範囲を超えると、転送すべき信号は
所定のチップに正確に転送されなくなる。このため、チ
ップ間の信号線を介して転送できる信号の周波数（以
下、これを信号線の動作周波数と呼ぶ）の向上には限界
がある。チップ間の信号伝達速度はこのようなチップ間
の信号線の動作周波数の上限が高いほど速い。したがっ
て、近年のモノリシック集積回路装置の大容量化に伴
い、マルチチップ集積回路装置におけるチップ間の信号
伝達速度を向上させることは各チップ内部の動作速度を
向上させることよりも困難である。
プ内部の動作周波数は他のチップの容量等にかかわらず
向上され得る。しかし、チップ間の信号伝達速度は、チ
ップ間の通信経路を構成する回路の駆動能力とこの通信
経路を介して信号を受信するチップの容量とのバランス
にも影響される。すなわち、信号を受信するチップの容
量が前記通信経路を構成する回路の駆動能力に対して大
きすぎると、信号を受信するチップの入力端子と信号を
出力するチップの出力端子とを接続する信号線の電位
が、信号を出力するチップの出力端の電位の変化に応答
して変化しにくくなる。このため、前記信号線を介して
転送すべき信号の周波数範囲は、前記バランスに依存し
た上限を有する。つまり、転送すべき信号の周波数が、
前記信号線の電位が転送すべき信号の電位変化に十分に
追従した変化を示す範囲を超えると、転送すべき信号は
所定のチップに正確に転送されなくなる。このため、チ
ップ間の信号線を介して転送できる信号の周波数（以
下、これを信号線の動作周波数と呼ぶ）の向上には限界
がある。チップ間の信号伝達速度はこのようなチップ間
の信号線の動作周波数の上限が高いほど速い。したがっ
て、近年のモノリシック集積回路装置の大容量化に伴
い、マルチチップ集積回路装置におけるチップ間の信号
伝達速度を向上させることは各チップ内部の動作速度を
向上させることよりも困難である。
従来のマルチチップ集積回路装置においてチップ間の
信号伝達速度を向上するには、チップ間の信号伝達経路
を構成するBiCMOSやECL等の回路に用いるトランジスタ
のサイズを大きくすればよい。これらのトランジスタの
サイズを大きくすると、チップの出力段の回路部の駆動
能力が大きくなる。この結果、チップ間の信号線の電位
が、チップの出力電位に追従して変化しやすくなる。こ
れによって、チップ間の信号線の動作周波数を上げるこ
とができるので、チップ間の信号伝達速度が向上され
る。しかし、これらのトランジスタのサイズを大きくす
ると、通信経路を構成する回路に流れる電流が大きくな
る。このため、マルチチップ集積回路装置の消費電力が
大きくなるという問題が生じる。また、これらのトラン
ジスタのサイズを無限に大きくすることはできないた
め、チップ間の信号伝達速度を大幅に向上するには自ず
と限界があった。このため、各チップの内部回路の微細
化によって各チップ内部の動作速度が飛躍的に向上され
ても、チップ間の信号伝達速度があまり向上されず、結
果的に、チップ内部の動作速度とチップ間の信号伝達速
度との間にギャップが生じる。したがって、各チップ内
部の動作速度が速く、各チップの出力端に出力されるべ
き信号が速く現れても、チップ間の信号伝達速度が遅い
ため、各チップの出力端に現れた信号が他の所定のチッ
プに即座に伝達されない。
信号伝達速度を向上するには、チップ間の信号伝達経路
を構成するBiCMOSやECL等の回路に用いるトランジスタ
のサイズを大きくすればよい。これらのトランジスタの
サイズを大きくすると、チップの出力段の回路部の駆動
能力が大きくなる。この結果、チップ間の信号線の電位
が、チップの出力電位に追従して変化しやすくなる。こ
れによって、チップ間の信号線の動作周波数を上げるこ
とができるので、チップ間の信号伝達速度が向上され
る。しかし、これらのトランジスタのサイズを大きくす
ると、通信経路を構成する回路に流れる電流が大きくな
る。このため、マルチチップ集積回路装置の消費電力が
大きくなるという問題が生じる。また、これらのトラン
ジスタのサイズを無限に大きくすることはできないた
め、チップ間の信号伝達速度を大幅に向上するには自ず
と限界があった。このため、各チップの内部回路の微細
化によって各チップ内部の動作速度が飛躍的に向上され
ても、チップ間の信号伝達速度があまり向上されず、結
果的に、チップ内部の動作速度とチップ間の信号伝達速
度との間にギャップが生じる。したがって、各チップ内
部の動作速度が速く、各チップの出力端に出力されるべ
き信号が速く現れても、チップ間の信号伝達速度が遅い
ため、各チップの出力端に現れた信号が他の所定のチッ
プに即座に伝達されない。
したがって、集積回路装置全体の動作速度はこれを構
成するチップ間の信号伝達速度によって制限を受けるの
で、従来の集積回路装置の動作速度（動作周波数）をよ
り一層向上させることは困難であった。
成するチップ間の信号伝達速度によって制限を受けるの
で、従来の集積回路装置の動作速度（動作周波数）をよ
り一層向上させることは困難であった。
それゆえに、本発明の目的は、上記のような問題点を
解決し、装置全体としての動作速度が、その装置に含ま
れる集積回路ブロックの内部動作速度の向上に追従して
向上され得る半導体集積回路装置を提供することであ
る。
解決し、装置全体としての動作速度が、その装置に含ま
れる集積回路ブロックの内部動作速度の向上に追従して
向上され得る半導体集積回路装置を提供することであ
る。
［課題を解決するための手段］ 上記のような目的を達成するために、本発明に係る半
導体集積回路装置は、少なくとも１つの信号を発生する
第１の内部回路手段を含む第１の半導体集積回路と、第
１の内部回路手段によって発生された少なくとも１つの
信号を受けて所定の処理を施す第２の内部回路手段を含
む第２の半導体集積回路と、少なくとも１つの信号を第
１の半導体集積回路から第２の半導体集積回路に伝達す
るために第１の半導体集積回路と記第２の半導体集積回
路との間に少なくとも１つの信号ごとに複数本設けられ
た信号線とを備えている。第１の半導体集積回路は、１
つの信号を複数の信号線と同じ複数個に時分割してそれ
ぞれ複数の信号線のうちの対応する信号線に与える時分
割手段をさらに含んでいる。第２の半導体集積回路は、
複数の信号線を介して伝達された時分割された信号を多
重加して少なくとも１つの信号を再現する多重化手段を
さらに含んでいる。
導体集積回路装置は、少なくとも１つの信号を発生する
第１の内部回路手段を含む第１の半導体集積回路と、第
１の内部回路手段によって発生された少なくとも１つの
信号を受けて所定の処理を施す第２の内部回路手段を含
む第２の半導体集積回路と、少なくとも１つの信号を第
１の半導体集積回路から第２の半導体集積回路に伝達す
るために第１の半導体集積回路と記第２の半導体集積回
路との間に少なくとも１つの信号ごとに複数本設けられ
た信号線とを備えている。第１の半導体集積回路は、１
つの信号を複数の信号線と同じ複数個に時分割してそれ
ぞれ複数の信号線のうちの対応する信号線に与える時分
割手段をさらに含んでいる。第２の半導体集積回路は、
複数の信号線を介して伝達された時分割された信号を多
重加して少なくとも１つの信号を再現する多重化手段を
さらに含んでいる。
［作用］ 本発明に係る半導体集積回路装置は上述のように構成
されるため、第１の内部回路手段によって発生された少
なくとも１つの信号は、第１および第２の半導体集積回
路の間に少なくとも１つの信号ごとに複数本設けられた
信号線に時分割して与えられる。このため、これら複数
の信号線の各々は、第１の内部回路手段によって、この
内部回路手段の内部動作周波数に対応する周期よりも長
い周期で駆動される。つまり、第１の内部回路手段と第
２の内部回路手段との間の信号の授受のために設けられ
る複数の信号線の各々の動作周波数が、内部回路手段の
内部動作周波数よりも低くなる。
されるため、第１の内部回路手段によって発生された少
なくとも１つの信号は、第１および第２の半導体集積回
路の間に少なくとも１つの信号ごとに複数本設けられた
信号線に時分割して与えられる。このため、これら複数
の信号線の各々は、第１の内部回路手段によって、この
内部回路手段の内部動作周波数に対応する周期よりも長
い周期で駆動される。つまり、第１の内部回路手段と第
２の内部回路手段との間の信号の授受のために設けられ
る複数の信号線の各々の動作周波数が、内部回路手段の
内部動作周波数よりも低くなる。
［実施例］ 第１図は、本発明の一実施例のマルチチップ集積回路
装置の構成を示す概略ブロック図である。第１図を参照
して、このマルチチップ集積回路装置100は、半導体集
積回路チップ１および２を含む。チップ１の内部回路10
およびチップ２の内部回路20は、信号線３に外部から与
えられる、所定の周波数xMHzを有するクロック信号に従
って動作する。本実施例においては、チップ１からチッ
プ２に信号が伝達されるものとする。
装置の構成を示す概略ブロック図である。第１図を参照
して、このマルチチップ集積回路装置100は、半導体集
積回路チップ１および２を含む。チップ１の内部回路10
およびチップ２の内部回路20は、信号線３に外部から与
えられる、所定の周波数xMHzを有するクロック信号に従
って動作する。本実施例においては、チップ１からチッ
プ２に信号が伝達されるものとする。
チップ１は、内部回路10に加えて内部回路10の出力信
号S1およびS2をそれぞれ４本の信号線に分配して出力す
るためのデマルチプレクサ51および52を含む。
号S1およびS2をそれぞれ４本の信号線に分配して出力す
るためのデマルチプレクサ51および52を含む。
デマルチプレクサ51は、内部回路10の出力信号S1を信
号線３を介して与えられる外部クロック信号に同期して
サンプリングし、サンプリングした信号電圧をチップ１
のI/Oポートを構成する出力端子OUT1a,OUT1b,OUT1c,お
よびOUT1dに時間順次に与える。同様に、デマルチプレ
クサ52は、内部回路10の出力信号S2を前記外部クロック
信号に同期してサンプリングし、サンプリングした信号
電圧をチップ１のI/Oポート構成する出力端子OUT2a,OUT
2b,OUT2c,およびOUT2dに時間順次に与える。
号線３を介して与えられる外部クロック信号に同期して
サンプリングし、サンプリングした信号電圧をチップ１
のI/Oポートを構成する出力端子OUT1a,OUT1b,OUT1c,お
よびOUT1dに時間順次に与える。同様に、デマルチプレ
クサ52は、内部回路10の出力信号S2を前記外部クロック
信号に同期してサンプリングし、サンプリングした信号
電圧をチップ１のI/Oポート構成する出力端子OUT2a,OUT
2b,OUT2c,およびOUT2dに時間順次に与える。
出力端子OUT1a,OUT1b,OUT1c,およびOUT1dにそれぞれ
導出された信号電圧はそれぞれ互いに異なる信号線41a,
41b,41c,および41dを介してチップ２に与えられる。す
なわち、信号線41a〜41dはチップ２のI/Oポートを構成
する入力端子IN1a、IN1b,IN1c,およびIN1dに接続され
る。
導出された信号電圧はそれぞれ互いに異なる信号線41a,
41b,41c,および41dを介してチップ２に与えられる。す
なわち、信号線41a〜41dはチップ２のI/Oポートを構成
する入力端子IN1a、IN1b,IN1c,およびIN1dに接続され
る。
同様に、チップ１の出力端子OUT2a,OUT2b,OUT2c,およ
びOUT2dに導出された信号電圧はそれぞれ互いに異なる
信号線42a,42b,42c,および42dを介してチップ２に与え
られる。すなわち、信号線42a,42b,42c,および42dはそ
れぞれチップ２のI/Oポートを構成する入力端子IN2a,IN
2b,IN2c,IN2dに接続される。
びOUT2dに導出された信号電圧はそれぞれ互いに異なる
信号線42a,42b,42c,および42dを介してチップ２に与え
られる。すなわち、信号線42a,42b,42c,および42dはそ
れぞれチップ２のI/Oポートを構成する入力端子IN2a,IN
2b,IN2c,IN2dに接続される。
チップ２は、内部回路20に加えて、入力端子IN1a〜IN
1dに与えられる信号を多重化するためのマルチプレクサ
61と、入力端子IN2a〜IN2dに与えられる信号を多重化す
るためのマルチプレクサ62とを含む。
1dに与えられる信号を多重化するためのマルチプレクサ
61と、入力端子IN2a〜IN2dに与えられる信号を多重化す
るためのマルチプレクサ62とを含む。
マルチプレクサ61は、入力端子IN1a〜IN1dに与えられ
る信号を前記外部クロック信号に同期して時間順次に取
込み出力する。同様に、マルチプレクサ62は、入力端子
IN2a〜IN2dに与えられる信号を前記外部クロック信号に
同期して時間順次に取込み出力する。
る信号を前記外部クロック信号に同期して時間順次に取
込み出力する。同様に、マルチプレクサ62は、入力端子
IN2a〜IN2dに与えられる信号を前記外部クロック信号に
同期して時間順次に取込み出力する。
次に、このマルチチップ集積回路装置100におけるチ
ップ１および２間の信号の授受の様子を第２図を参照し
ながら具体的に説明する。第２図は、デマルチプレクサ
51および52ならびにマルチプレクサ61および62の動作を
示すタイミングチャート図である。
ップ１および２間の信号の授受の様子を第２図を参照し
ながら具体的に説明する。第２図は、デマルチプレクサ
51および52ならびにマルチプレクサ61および62の動作を
示すタイミングチャート図である。
第１図においてチップ１の内部回路10が第２図（ａ）
に示されるような外部クロック信号に従って動作し、第
２図（ｂ）に示されるような波形の信号を出力信号S1と
して出力する場合を想定する。この場合、チップ１にお
いてデマルチプレクサ51はたとえば、出力信号S1（第２
図（ｂ））を外部クロック信号（第２図（ａ））の立下
がりに同期してサンプリングする。さらに、デマルチプ
レクサ51は、サンプリングした信号電圧を出力端子OUT1
a〜OUT1dにOUT1a→OUT1b→OUT1c→OUT1dの順に与える。
つまり、第２図において外部クロック信号のある立上り
時刻t1においてサンプリングされた信号電圧は出力端子
OUT1aに与えられ、外部クロック信号の次の立下がり時
刻t2においてサンプリングされた信号電圧は出力端子OU
T1bに与えられ、外部クロック信号のさらに次の立下が
り時刻t3においてサンプリングされた信号電圧は、出力
端子OUT1cに与えられ、外部クロック信号のさらに次の
立下がり時刻t4においてサンプリングされた信号電圧は
出力端子OUT1dに与えられる。そして、外部クロック信
号のさらに次の立下がり時刻t5においてサンプリングさ
れた信号電圧は再び出力端子OUT1aに与えられる。
に示されるような外部クロック信号に従って動作し、第
２図（ｂ）に示されるような波形の信号を出力信号S1と
して出力する場合を想定する。この場合、チップ１にお
いてデマルチプレクサ51はたとえば、出力信号S1（第２
図（ｂ））を外部クロック信号（第２図（ａ））の立下
がりに同期してサンプリングする。さらに、デマルチプ
レクサ51は、サンプリングした信号電圧を出力端子OUT1
a〜OUT1dにOUT1a→OUT1b→OUT1c→OUT1dの順に与える。
つまり、第２図において外部クロック信号のある立上り
時刻t1においてサンプリングされた信号電圧は出力端子
OUT1aに与えられ、外部クロック信号の次の立下がり時
刻t2においてサンプリングされた信号電圧は出力端子OU
T1bに与えられ、外部クロック信号のさらに次の立下が
り時刻t3においてサンプリングされた信号電圧は、出力
端子OUT1cに与えられ、外部クロック信号のさらに次の
立下がり時刻t4においてサンプリングされた信号電圧は
出力端子OUT1dに与えられる。そして、外部クロック信
号のさらに次の立下がり時刻t5においてサンプリングさ
れた信号電圧は再び出力端子OUT1aに与えられる。
したがって、信号線41aに現われる信号IO1a電圧は、
第２図（ｃ）に示されるように、時刻t1から、時刻t1に
おける信号S1の電圧レベル“H"に応答して上昇し始め
る。同様に、信号線41bに現われる信号IO1b電圧は、第
２図（ｄ）に示されるように、時刻t2から、時刻t2にお
ける信号S1の電圧レベル“L"に応答して立下がり始め
る。同様に、信号線41cに現われる信号IO1c電圧は、第
２図（ｅ）に示されるように、時刻t3から時刻t3におけ
る信号S1の電圧レベル“L"に対応して立下がり始める。
同様に、信号線41dに現われる信号IO1d電圧は、第２図
（ｆ）に示されるように、時刻t4から、時刻t4における
信号S1の電圧レベル“H"に応答して上昇し始める。
第２図（ｃ）に示されるように、時刻t1から、時刻t1に
おける信号S1の電圧レベル“H"に応答して上昇し始め
る。同様に、信号線41bに現われる信号IO1b電圧は、第
２図（ｄ）に示されるように、時刻t2から、時刻t2にお
ける信号S1の電圧レベル“L"に応答して立下がり始め
る。同様に、信号線41cに現われる信号IO1c電圧は、第
２図（ｅ）に示されるように、時刻t3から時刻t3におけ
る信号S1の電圧レベル“L"に対応して立下がり始める。
同様に、信号線41dに現われる信号IO1d電圧は、第２図
（ｆ）に示されるように、時刻t4から、時刻t4における
信号S1の電圧レベル“H"に応答して上昇し始める。
デマルチプレクサ51は内部回路10の出力信号S1に対し
て前述したようなサンプリング動作を繰返し行なう。し
たがって、信号IO1aの電圧は、サンプリングされた信号
電圧が出力端子OUT1aに次に与えられる時刻t5までは上
昇し続け、時刻t5から時刻t5における信号S1の電圧レベ
ル“L"に応答して下降し始める。同様に、信号IO1bの電
圧は、サンプリングされた信号電圧が次に出力端子OUT1
bに与えられる時刻t6まで下降し続け、時刻t6から時刻t
6における信号S1の電圧レベル“H"に応答して上昇し始
める。同様に、信号IO1c電圧は、サンプリングされた信
号電圧が次に出力端子OUT1cに与えられる時刻t7まで下
降し続け、時刻t7から時刻t7における信号S1の電圧レベ
ル“H"に応答して上昇し始める。同様に、信号IO1dの電
圧は、サンプリングされた信号電圧が次に出力端子OUT1
dに与えられる時刻t8における信号S1の電圧レベルが
“H"であるので、時刻t8以後も“H"レベルを示す。
て前述したようなサンプリング動作を繰返し行なう。し
たがって、信号IO1aの電圧は、サンプリングされた信号
電圧が出力端子OUT1aに次に与えられる時刻t5までは上
昇し続け、時刻t5から時刻t5における信号S1の電圧レベ
ル“L"に応答して下降し始める。同様に、信号IO1bの電
圧は、サンプリングされた信号電圧が次に出力端子OUT1
bに与えられる時刻t6まで下降し続け、時刻t6から時刻t
6における信号S1の電圧レベル“H"に応答して上昇し始
める。同様に、信号IO1c電圧は、サンプリングされた信
号電圧が次に出力端子OUT1cに与えられる時刻t7まで下
降し続け、時刻t7から時刻t7における信号S1の電圧レベ
ル“H"に応答して上昇し始める。同様に、信号IO1dの電
圧は、サンプリングされた信号電圧が次に出力端子OUT1
dに与えられる時刻t8における信号S1の電圧レベルが
“H"であるので、時刻t8以後も“H"レベルを示す。
このように、出力端子OUT1a〜OUT1dには、内部回路10
の出力信号S1を外部クロック信号に同期してサンプリン
グして得られた信号電圧が時分割に与えられる。このた
め、信号線41a〜41dは各々、外部クロック信号の１周期
（10-6/x sec）の４倍（４×10-6/x sec）の周期で内
部回路10のによって駆動される。つまり、信号線41a〜4
1dの各動作周波数は外部クロック信号の周波数、すなわ
ち、内部回路10の動作周波数xMHzの４分の１となる。
の出力信号S1を外部クロック信号に同期してサンプリン
グして得られた信号電圧が時分割に与えられる。このた
め、信号線41a〜41dは各々、外部クロック信号の１周期
（10-6/x sec）の４倍（４×10-6/x sec）の周期で内
部回路10のによって駆動される。つまり、信号線41a〜4
1dの各動作周波数は外部クロック信号の周波数、すなわ
ち、内部回路10の動作周波数xMHzの４分の１となる。
信号線41a〜41dにそれぞれ現われる信号IO1a〜IO1dは
チップ２において入力端子IN1a〜IN1dに与えられる。マ
ルチプレクサ61は、たとえば、外部クロック信号の立下
がり時刻t4から外部クロック信号の次の立下がり時刻t5
まで、入力端子IN1aに与えられる信号IO1aを取込み、時
刻t5から外部クロック信号のさらに次の立下がり時刻t6
においては入力端子IN1bに与えられる信号IO1bを取込
み、時刻t6から外部クロック信号のさらに次の立下がり
時刻t7までの期間には入力端子IN1cに与えられる信号IO
1cを取込み、時刻t7から外部クロック信号のさらに次の
立下がり時刻t8までの期間には入力端子IN1dに与えられ
る信号IO1dを取込む。以後、マルチプレクサ61はこのよ
うな入力端子IN1a〜IN1dからの信号取込みを繰返す。そ
して、マルチプレクサ61は取込んだ信号IO1a〜IN1dを取
込んだ順につなぎ合せて（多重化）、内部回路20に出力
する。
チップ２において入力端子IN1a〜IN1dに与えられる。マ
ルチプレクサ61は、たとえば、外部クロック信号の立下
がり時刻t4から外部クロック信号の次の立下がり時刻t5
まで、入力端子IN1aに与えられる信号IO1aを取込み、時
刻t5から外部クロック信号のさらに次の立下がり時刻t6
においては入力端子IN1bに与えられる信号IO1bを取込
み、時刻t6から外部クロック信号のさらに次の立下がり
時刻t7までの期間には入力端子IN1cに与えられる信号IO
1cを取込み、時刻t7から外部クロック信号のさらに次の
立下がり時刻t8までの期間には入力端子IN1dに与えられ
る信号IO1dを取込む。以後、マルチプレクサ61はこのよ
うな入力端子IN1a〜IN1dからの信号取込みを繰返す。そ
して、マルチプレクサ61は取込んだ信号IO1a〜IN1dを取
込んだ順につなぎ合せて（多重化）、内部回路20に出力
する。
したがって、マルチプレクサ61の出力信号S1′は、第
２図（ｇ）に示されるように、チップ１の内部回路10の
出力信号S1の波形（第２図（ｂ））を、外部クロック信
号の２周期分の時間期間遅れて再現する。つまり、チッ
プ１の内部回路10の出力信号S1はチップ２への伝送に際
して一旦４つの低周波信号IO1〜IO4に分割された後、受
信側のチップ２においてもとの波形を有する１つの信号
S1′に復元される。ただし、マルチプレクサ61が入力端
子IN1a〜IN1dから信号を取込むタイミングは、信号線41
a〜41dの電圧がそれぞれ、チップ１の内部回路10から出
力端子OUT1a〜OUT1dに与えられる電圧の論理レベルに対
応するレベルまで十分に変化するのに要する時間、すな
わち、信号線41a〜41dによる信号遅延時間に基づいて決
定されねばならない。
２図（ｇ）に示されるように、チップ１の内部回路10の
出力信号S1の波形（第２図（ｂ））を、外部クロック信
号の２周期分の時間期間遅れて再現する。つまり、チッ
プ１の内部回路10の出力信号S1はチップ２への伝送に際
して一旦４つの低周波信号IO1〜IO4に分割された後、受
信側のチップ２においてもとの波形を有する１つの信号
S1′に復元される。ただし、マルチプレクサ61が入力端
子IN1a〜IN1dから信号を取込むタイミングは、信号線41
a〜41dの電圧がそれぞれ、チップ１の内部回路10から出
力端子OUT1a〜OUT1dに与えられる電圧の論理レベルに対
応するレベルまで十分に変化するのに要する時間、すな
わち、信号線41a〜41dによる信号遅延時間に基づいて決
定されねばならない。
チップ２の内部回路20は、マルチプレクサ61から与え
られる信号S1′を、チップ１の内部回路10の出力信号S1
として受けて処理する。
られる信号S1′を、チップ１の内部回路10の出力信号S1
として受けて処理する。
デマルチプレクサ52およびマルチプレクサ62はそれぞ
れ、前述のデマルチプレクサ51およびマルチプレクサ61
と同様の動作を行なう。すなわち、デマルチプレクサ52
は、内部回路10のもう１つの出力信号S2を外部クロック
信号に同期してサンプリングし、サンプリングして得ら
れた信号電圧を４つの出力端子OUT2a〜OUT2dに順次的に
与える。これによって、前記出力信号S2が４つの互いに
異なる信号線42a,42b,42c,および42dに分割されて与え
られる。この結果、信号線42a〜42dの各動作周波数がチ
ップ１の内部回路10およびチップ２の内部回路20の動作
周波数xMHzの４分の１となる。一方、マルチプレクサ62
は、チップ２の入力端子IN2a,IN2b,IN2c,およびIN2dに
現われる信号を外部クロック信号に同期して取込みつな
ぎ合わせる。これによって、信号線42a,42b,42c,および
42dにそれぞれ現われる信号IO2a,IO2b,IO2c,およびIO2d
が多重化されて元の信号S2が復元される。復元された信
号S2′は、チップ２の内部回路20において処理される。
れ、前述のデマルチプレクサ51およびマルチプレクサ61
と同様の動作を行なう。すなわち、デマルチプレクサ52
は、内部回路10のもう１つの出力信号S2を外部クロック
信号に同期してサンプリングし、サンプリングして得ら
れた信号電圧を４つの出力端子OUT2a〜OUT2dに順次的に
与える。これによって、前記出力信号S2が４つの互いに
異なる信号線42a,42b,42c,および42dに分割されて与え
られる。この結果、信号線42a〜42dの各動作周波数がチ
ップ１の内部回路10およびチップ２の内部回路20の動作
周波数xMHzの４分の１となる。一方、マルチプレクサ62
は、チップ２の入力端子IN2a,IN2b,IN2c,およびIN2dに
現われる信号を外部クロック信号に同期して取込みつな
ぎ合わせる。これによって、信号線42a,42b,42c,および
42dにそれぞれ現われる信号IO2a,IO2b,IO2c,およびIO2d
が多重化されて元の信号S2が復元される。復元された信
号S2′は、チップ２の内部回路20において処理される。
デマルチプレクサ51および52ならびにマルチプレクサ
61および62の内部構成は図示されないが、デマルチプレ
クサ51および52にはそれぞれ従来より知られている、高
次群ディジタル信号を複数の低次群信号に分離する機能
を有する一般的な同期マルチプレクサが用いられればよ
い。また、マルチプレクサ61および62には従来より知ら
れている、複数の低次群信号を高次群ディジタル信号に
多重化する機能を有する一般的な同期マルチプレクサが
用いられればよい。
61および62の内部構成は図示されないが、デマルチプレ
クサ51および52にはそれぞれ従来より知られている、高
次群ディジタル信号を複数の低次群信号に分離する機能
を有する一般的な同期マルチプレクサが用いられればよ
い。また、マルチプレクサ61および62には従来より知ら
れている、複数の低次群信号を高次群ディジタル信号に
多重化する機能を有する一般的な同期マルチプレクサが
用いられればよい。
上記のように、本実施例では、チップ１からチップ２
に伝達されるべき信号S1およびS2の各々に対応して、チ
ップ１および２間に４本の信号線41a〜41dおよび42a〜4
2dが設けられる。そして、信号S1はチップ１内におい
て、信号S1を外部クロック信号の周期の４倍の周期でサ
ンプリングして得られる４つの信号に分離され、分離さ
れた信号IO1a〜IO1dがそれぞれ信号線41a〜41dに与えら
れる。同様に、信号S2もチップ１において、信号S2を外
部クロック信号の周期の４倍の周期でサンプリングして
得られる４つの信号に分離され、分離された信号IO2a〜
IO2dがそれぞれ信号線42a〜42dに与えられる。この結
果、チップ１および２間を接続する信号線41a〜41dおよ
び42a〜42dの各々の動作周波数がチップ１および２の動
作周波数xMHzの４分の１となる。したがって、このマル
チチップ集積回路装置100を構成するチップ１および２
の各々の内部動作周波数がチップ１および２に含まれる
回路の微細化等によって高くなっても、チップ１および
２間の信号伝達を担う信号線に要求される動作周波数は
チップ１および２の内部動作周波数の４分の１という低
い値に抑えられる。この結果、チップ１および２の内部
動作周波数を、信号線41a〜41d,41a〜41dの可能な動作
周波数の上限の４倍まで高くすることができる。
に伝達されるべき信号S1およびS2の各々に対応して、チ
ップ１および２間に４本の信号線41a〜41dおよび42a〜4
2dが設けられる。そして、信号S1はチップ１内におい
て、信号S1を外部クロック信号の周期の４倍の周期でサ
ンプリングして得られる４つの信号に分離され、分離さ
れた信号IO1a〜IO1dがそれぞれ信号線41a〜41dに与えら
れる。同様に、信号S2もチップ１において、信号S2を外
部クロック信号の周期の４倍の周期でサンプリングして
得られる４つの信号に分離され、分離された信号IO2a〜
IO2dがそれぞれ信号線42a〜42dに与えられる。この結
果、チップ１および２間を接続する信号線41a〜41dおよ
び42a〜42dの各々の動作周波数がチップ１および２の動
作周波数xMHzの４分の１となる。したがって、このマル
チチップ集積回路装置100を構成するチップ１および２
の各々の内部動作周波数がチップ１および２に含まれる
回路の微細化等によって高くなっても、チップ１および
２間の信号伝達を担う信号線に要求される動作周波数は
チップ１および２の内部動作周波数の４分の１という低
い値に抑えられる。この結果、チップ１および２の内部
動作周波数を、信号線41a〜41d,41a〜41dの可能な動作
周波数の上限の４倍まで高くすることができる。
信号線41a〜41d,42a〜42dの各々を介してチップ１か
らチップ２に伝達できる信号の周波数、すなわち、可能
な動作周波数の範囲は、チップ１の出力段の回路部の駆
動能力と受信側のチップ２の容量とのバランスによって
決まる上限を有する。このため、マルチチップ集積回路
装置100全体の動作速度がチップ１および２の各々の内
部動作速度の向上に追従して向上されるのは、チップ１
および２の各々の内部動作周波数がチップ１および２間
の信号線の動作周波数の上限以下の範囲にある場合であ
る。
らチップ２に伝達できる信号の周波数、すなわち、可能
な動作周波数の範囲は、チップ１の出力段の回路部の駆
動能力と受信側のチップ２の容量とのバランスによって
決まる上限を有する。このため、マルチチップ集積回路
装置100全体の動作速度がチップ１および２の各々の内
部動作速度の向上に追従して向上されるのは、チップ１
および２の各々の内部動作周波数がチップ１および２間
の信号線の動作周波数の上限以下の範囲にある場合であ
る。
チップ１および２の内部動作周波数が前記信号線の動
作周波数の上限を超えると、それ以上チップ１および２
の動作周波数を高くしても、チップ１および２によって
構成される半導体集積回路装置全体の動作速度は向上さ
れない。したがって、本実施例では前記信号線に要求さ
れる動作周波数がチップ１および２の内部動作周波数の
４分の１であるので、このマルチチップ集積回路装置10
0全体の動作速度を向上することができるチップ１およ
び２の内部動作周波数の上限が、前記信号線の動作周波
数の上限の４倍の値となる。
作周波数の上限を超えると、それ以上チップ１および２
の動作周波数を高くしても、チップ１および２によって
構成される半導体集積回路装置全体の動作速度は向上さ
れない。したがって、本実施例では前記信号線に要求さ
れる動作周波数がチップ１および２の内部動作周波数の
４分の１であるので、このマルチチップ集積回路装置10
0全体の動作速度を向上することができるチップ１およ
び２の内部動作周波数の上限が、前記信号線の動作周波
数の上限の４倍の値となる。
それゆえ、本実施例によれば、結果的にチップ１およ
び２を含むシステム化された半導体集積回路100全体を
従来よりも高速化することができる。
び２を含むシステム化された半導体集積回路100全体を
従来よりも高速化することができる。
また、第２図（ｃ）〜（ｆ）からわかるように、チッ
プ１から信号線41a〜41d,41a〜42dに与えられる信号IO1
a〜IO1d,IO2a〜IO2dの電圧変化は緩かである。このた
め、チップ１の出力信号IO1a〜IO1d,IO2a〜IO2dの電圧
変化に伴って、チップ１の出力端子OUT1f〜OUT1d,OUT2a
〜OUT2d付近の回路部（出力段）に流れる電流（過渡電
流）が、内部回路10の出力信号S1およびS2が直接チップ
２に伝達される場合に比べ減少する。このような過渡電
流は半導体集積回路装置の誤動作を招来することが知ら
れている。したがって、本実施例によれば、このような
過渡電流によるマルチチップ集積回路装置100の誤動作
も抑制される。
プ１から信号線41a〜41d,41a〜42dに与えられる信号IO1
a〜IO1d,IO2a〜IO2dの電圧変化は緩かである。このた
め、チップ１の出力信号IO1a〜IO1d,IO2a〜IO2dの電圧
変化に伴って、チップ１の出力端子OUT1f〜OUT1d,OUT2a
〜OUT2d付近の回路部（出力段）に流れる電流（過渡電
流）が、内部回路10の出力信号S1およびS2が直接チップ
２に伝達される場合に比べ減少する。このような過渡電
流は半導体集積回路装置の誤動作を招来することが知ら
れている。したがって、本実施例によれば、このような
過渡電流によるマルチチップ集積回路装置100の誤動作
も抑制される。
なお、上記実施例ではチップ間で伝送すべき信号の各
々が４本の信号線に分割して与えられたが、伝送すべき
１つの信号に対してチップ間に設けられる信号線の数は
２以上の任意の数Ｎであればよい。すなわち、伝送すべ
き１つの信号に対応してＮ本の信号線が設けられると、
これらの信号線の各々にサンプリングされた信号電圧が
与えられる周期が外部クロック信号の周期のＮ倍となる
ので、これらの信号線の各々の動作周波数はチップ内部
の動作周波数xMHzのＮ分の１（x/N MHz）となる。ま
た、１つのシステムを構成するチップの数や、１つのシ
ステム内で伝送される信号の数等は上記実施例における
ものに限定されない。
々が４本の信号線に分割して与えられたが、伝送すべき
１つの信号に対してチップ間に設けられる信号線の数は
２以上の任意の数Ｎであればよい。すなわち、伝送すべ
き１つの信号に対応してＮ本の信号線が設けられると、
これらの信号線の各々にサンプリングされた信号電圧が
与えられる周期が外部クロック信号の周期のＮ倍となる
ので、これらの信号線の各々の動作周波数はチップ内部
の動作周波数xMHzのＮ分の１（x/N MHz）となる。ま
た、１つのシステムを構成するチップの数や、１つのシ
ステム内で伝送される信号の数等は上記実施例における
ものに限定されない。
なお、上記実施例では、本発明がマルチチップ集積回
路装置に適用された場合が説明されたが、本発明は１チ
ップのモノリシック半導体集積回路装置に適用されるこ
とも可能である。本発明がモノリシック集積回路装置に
用いられる場合、上記実施例におけるチップ1,チップ2,
および信号線41a〜41d,42a〜42dがそれぞれ、このモノ
リシック集積回路装置の内部回路，外部回路，およびI/
O線に対応する。
路装置に適用された場合が説明されたが、本発明は１チ
ップのモノリシック半導体集積回路装置に適用されるこ
とも可能である。本発明がモノリシック集積回路装置に
用いられる場合、上記実施例におけるチップ1,チップ2,
および信号線41a〜41d,42a〜42dがそれぞれ、このモノ
リシック集積回路装置の内部回路，外部回路，およびI/
O線に対応する。
［発明の効果］ 以上のように、本発明によれば、マルチチップ集積回
路装置におけるチップ間の信号線の動作周波数が各チッ
プ内部の動作周波数の整数分の１となる。この結果、チ
ップ間の信号線の動作周波数による制限を従来ほど受け
ることなく、各チップの内部動作周波数を高くすること
が可能となるので、マルチチップ集積回路装置全体の動
作速度を従来よりも向上させることができる。また、本
発明を１チップのモノリシック集積回路装置に適用して
も同様の効果が得られる。
路装置におけるチップ間の信号線の動作周波数が各チッ
プ内部の動作周波数の整数分の１となる。この結果、チ
ップ間の信号線の動作周波数による制限を従来ほど受け
ることなく、各チップの内部動作周波数を高くすること
が可能となるので、マルチチップ集積回路装置全体の動
作速度を従来よりも向上させることができる。また、本
発明を１チップのモノリシック集積回路装置に適用して
も同様の効果が得られる。
第１図は本発明の一実施例のマルチチップ集積回路装置
の構成を示す概略ブロック図、第２図は第１図における
デマルチプレクサ51およびマルチプレクサ61の動作を説
明するためのタイミングチャート図、第３図は従来のマ
ルチチップ集積回路装置の構成を示す概略ブロック図で
ある。 図において、１および２はモノリシック半導体集積回路
装置、３は外部クロック信号線、４−１〜４−n,41a〜4
1d,および42a〜42dはチップ１および２間の信号線、51
および52はデマルチプレクサ、61および62はマルチプレ
クサ、10および20は内部回路である。 なお、図中、同一符号は同一または相当部分を示す。
の構成を示す概略ブロック図、第２図は第１図における
デマルチプレクサ51およびマルチプレクサ61の動作を説
明するためのタイミングチャート図、第３図は従来のマ
ルチチップ集積回路装置の構成を示す概略ブロック図で
ある。 図において、１および２はモノリシック半導体集積回路
装置、３は外部クロック信号線、４−１〜４−n,41a〜4
1d,および42a〜42dはチップ１および２間の信号線、51
および52はデマルチプレクサ、61および62はマルチプレ
クサ、10および20は内部回路である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】内部動作の高速化が図られた半導体集積回
路装置であって、 少なくとも１つの信号を発生する第１の内部回路手段を
含む第１の半導体集積回路と、 前記第１の内部回路手段によって発生された前記少なく
とも１つの信号を受けて所定の処理を施す第２の内部回
路手段を含む第２の半導体集積回路と、 前記少なくとも１つの信号を前記第１の半導体集積回路
から前記第２の半導体集積回路に伝達するために、前記
第１の半導体集積回路と前記第２の半導体集積回路との
間に前記少なくとも１つの信号ごとに複数本設けられた
信号線とを備え、 前記第１の半導体集積回路は、前記１つの信号を前記複
数の信号線と同じ複数個に時分割してそれぞれ前記複数
の信号線のうちの対応する信号線に与える時分割手段を
さらに含み、 前記第２の半導体集積回路は、前記複数の信号線を介し
て伝達された前記時分割された信号を多重化して前記少
なくとも１つの信号を再現する多重化手段をさらに含
む、半導体集積回路装置。 - 【請求項２】内部動作の高速化が図られた半導体集積回
路装置であって、 少なくとも１つの信号を発生する第１の内部回路手段を
含む第１の半導体集積回路と、 前記第１の内部回路手段によって発生された前記少なく
とも１つの信号を受けて所定の処理を施す第２の内部回
路手段を含む第２の半導体集積回路と、 前記少なくとも１つの信号を前記第１の半導体集積回路
から前記第２の半導体集積回路に伝達するために、前記
第１の半導体集積回路と前記第２の半導体集積回路との
間に前記少なくとも１つの信号ごとにＮ（Ｎは２以上の
整数）本設けられる信号線と、 前記Ｎ本の信号線の各々の動作周波数のＮ倍の内部動作
周波数で前記第１および第２の内部回路手段を動作させ
る手段とを備え、 前記第１の半導体集積回路は、前記１つの信号を前記Ｎ
本の信号線と同じＮ個に時分割してそれぞれ前記Ｎ本の
信号線のうちの対応する信号線に与える時分割手段をさ
らに含み、 前記第２の半導体集積回路は、前記Ｎ本の信号線を介し
て伝達された前記時分割された信号を多重化して前記少
なくとも１つの信号を再現する多重化手段をさらに含
む、半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202763A JP2668155B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202763A JP2668155B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0487362A JPH0487362A (ja) | 1992-03-19 |
| JP2668155B2 true JP2668155B2 (ja) | 1997-10-27 |
Family
ID=16462765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202763A Expired - Fee Related JP2668155B2 (ja) | 1990-07-30 | 1990-07-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668155B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4018159B2 (ja) * | 1993-06-28 | 2007-12-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169598A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | デイジタル交換機 |
| JP2839547B2 (ja) * | 1989-05-02 | 1998-12-16 | 株式会社東芝 | 半導体集積回路装置 |
-
1990
- 1990-07-30 JP JP2202763A patent/JP2668155B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0487362A (ja) | 1992-03-19 |
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