CN218734241U - 一种毛刺过滤电路、低速通信接口及电子设备 - Google Patents

Abstract

本实用新型涉及电路技术领域，具体涉及一种毛刺过滤电路、低速通信接口及电子设备。该毛刺过滤电路用于对待过滤信号进行毛刺过滤处理，待过滤信号包括目标脉冲和毛刺脉冲，毛刺过滤电路包括延时单元、与门、或非门和D触发器，延时单元用于对待过滤信号进行延时处理，输出延时信号，延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度；与门的两输入端分别接收待过滤信号和延时信号，输出端连接至D触发器的置位端；或非门的两输入端分别接收待过滤信号和延时信号，输出端连接至所述D触发器的复位端；D触发器对所述与门输出的信号和或非门输出的信号进行处理，输出已过滤毛刺的干净信号。本申请无需依赖高频时钟，应用局限性小。

Description

一种毛刺过滤电路、低速通信接口及电子设备

技术领域

本实用新型涉及电路技术领域，具体涉及一种毛刺过滤电路、低速通信接口及电子设备。

背景技术

低速通信接口用于不同电子设备之间的通信，包括异步串行通信UART、同步串行通信I2C和SPI等。在通信过程中，低速通信接口的信号需要经过PCB板件和连线，可能会因为串扰、线的接触问题引入预料之外的毛刺。因此，低速通信接口通常会有过滤毛刺的需求。

在相关技术中，通常采用一个高频时钟进行计数，当检测到的电平宽度小于N个高速时钟周期，则认为是毛刺，将毛刺过滤；否则认为是有效的信号跳变。

然而，上述过滤毛刺的方式需要高频时钟才能实现，高频时钟往往是通信时钟频率的10倍以上，在一些低功耗或主时钟频率无法做到远高于甚至可能低于通信频率的设计中无法实现过滤毛刺，应用局限性较大。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种无需依赖高频时钟、应用局限性较小的毛刺过滤电路、低速通信接口及电子设备。

本实用新型解决其技术问题所采用的技术方案是：提供一种毛刺过滤电路，所述毛刺过滤电路用于对待过滤信号进行毛刺过滤处理，所述待过滤信号包括目标脉冲和毛刺脉冲，所述毛刺过滤电路包括延时单元、与门、或非门和D触发器，其中，所述延时单元用于对待过滤信号进行延时处理，输出延时信号，延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度；所述与门的两输入端分别接收待过滤信号和延时信号，输出端连接至所述D触发器的置位端；所述或非门的两输入端分别接收待过滤信号和延时信号，输出端连接至所述D触发器的复位端；所述D触发器对所述与门输出的信号和所述或非门输出的信号进行处理，输出端输出已过滤毛刺的干净信号。

其中，较佳方案是：所述延时单元包括串联连接的多个延时元件，串联连接的第一个所述延时元件的输入端用于输入所述待过滤信号，最后一个所述延时元件的输出端连接至所述与门的一输入端和所述或非门的一输入端。

其中，较佳方案是：多个所述延时元件的总延时时间大于或等于待过滤信号的毛刺脉冲的宽度且小于目标脉冲的宽度。

其中，较佳方案是：所述毛刺过滤电路还包括第一反相器和第二反相器，所述第一反相器串设于串联连接的多个所述延时元件的中部串联节点，所述第二反相器设于串联连接的最后一个所述延时元件的输出端。

其中，较佳方案是：所述延时单元包括串联连接的多个缓冲元件，串联连接的第一个所述缓冲元件的输入端用于输入所述待过滤信号，最后一个所述缓冲元件的输出端连接至所述与门的一输入端和所述或非门的一输入端。

其中，较佳方案是：多个所述缓冲元件的总延时时间大于或等于待过滤信号的毛刺脉冲的宽度且小于目标脉冲的宽度。

其中，较佳方案是：所述毛刺过滤电路还包括电路板，所述延时单元、与门、或非门和D触发器集成封装设置在所述电路板上。

其中，较佳方案是：所述毛刺过滤电路还包括选择器，所述选择器设于所述D触发器的输出端。

为解决上述技术问题，本实用新型还提供一种低速通信接口，包括内接模块、外接模块和如上述任一所述的毛刺过滤电路，所述内接模块用于连接外部芯片，所述外接模块用于连接外部电子设备，所述毛刺过滤电路设于所述内接模块和所述外接模块之间，对所述内接模块和所述外接模块之间传输的待过滤信号进行毛刺过滤处理。

为解决上述技术问题，本实用新型还提供一种电子设备，包括芯片和如上述所述的低速通信接口，所述芯片与所述低速通信接口的内接模块连接，并通过所述低速通信接口的外接模块与外部电子设备通信。

本实用新型的有益效果在于，与现有技术相比，本实用新型通过设置延时单元，对待过滤信号进行延时处理，其延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度，输出延时信号，并将待过滤信号和延时信号输入至与门以及或非门，D触发器对与门和或非门输出的信号进行处理，能够将宽度小于延时单元的延时时间的毛刺过滤掉，得到一过滤毛刺的干净信号，无需依赖高频时钟，应用局限性较小。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型的毛刺过滤电路的电路图；

图2是本实用新型的毛刺过滤电路的一实施例的各级信号输出时序图；

图3是本实用新型的包括反相器和选择器的毛刺过滤电路的电路图；

图4是本实用新型的低速通信接口的结构框图；

图5是本实用新型的电子设备的结构框图。

附图中的标号如下：

1、电子设备；10、低速通信接口；20、芯片；

100、毛刺过滤电路；200、内接模块；300、外接模块；

101、延时单元；1011、延时元件；102、与门；103、或非门；104、D触发器；105、第一反相器；106、第二反相器；107、选择器。

具体实施方式

不同电子设备之间在通信的过程中，其低速通信接口10可能会因为串扰、线的接触问题引入预料之外的毛刺，本申请提供一种毛刺过滤电路100，可在不依赖高频时钟的情况下实现毛刺过滤功能。

现结合附图，对本实用新型的毛刺过滤电路100、低速通信接口10和电子设备1的较佳实施例作详细说明。

参考图1，本实用新型的毛刺过滤电路100用于对待过滤信号进行毛刺过滤处理，待过滤信号包括目标脉冲和毛刺脉冲。毛刺过滤电路100包括延时单元101、与门102、或非门103和D触发器104。

延时单元101用于对待过滤信号进行延时处理，输出延时信号，延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度。

与门102的两输入端分别接收待过滤信号和延时信号，输出端连接至D触发器104的置位端。

或非门103的两输入端分别接收待过滤信号和延时信号，输出端连接至D触发器104的复位端。

D触发器104对与门102输出的信号和或非门103输出的信号进行处理，输出端输出已过滤毛刺的干净信号。

本申请通过设置延时单元101，对待过滤信号进行延时处理，其延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度，输出延时信号，并将待过滤信号和延时信号输入至与门102的两输入端以及或非门103的两输入端，D触发器104对与门102和或非门103输出的信号进行处理，能够将宽度小于延时单元101的延时时间的毛刺过滤掉，得到一过滤毛刺的干净信号，无需依赖高频时钟便可实现毛刺过滤功能，应用局限性较小。

本实施例中，延时单元101包括串联连接的多个延时元件1011，串联连接的第一个延时元件1011的输入端用于输入待过滤信号，最后一个延时元件1011的输出端连接至与门102的一输入端和或非门103的一输入端。多个延时元件1011的总延时时间大于或等于待过滤信号的毛刺脉冲的宽度且小于目标脉冲的宽度，使得毛刺过滤电路100能够过滤掉脉冲宽度小于延时时间的毛刺脉冲。延时元件1011对待过滤信号进行延时处理，可摆脱毛刺过滤电路100对系统时钟的要求。

其中，延时元件1011使用标准数字单元库中的delay cell(延时元件)，其选型和个数可根据待过滤信号中毛刺脉冲的宽度选择。反过来，在未知毛刺脉冲宽度的情况下，也可根据所选择的delay cell的选型和个数，确定其总的延时时间，从而确定毛刺脉冲的宽度，毛刺脉冲的宽度为小于或等于所选择的delay cell的总延时时间，如delay cell总的延时时间为100ns，则毛刺脉冲的宽度为100ns以内的脉冲会被过滤掉。

当然，在其他实施例中，延时单元101还可以是包括串联连接的多个缓冲元件，串联连接的第一个缓冲元件的输入端用于输入待过滤信号，最后一个缓冲元件的输出端连接至与门102的一输入端和或非门103的一输入端。多个缓冲元件的总延时时间大于或等于待过滤信号的毛刺脉冲的宽度且小于目标脉冲的宽度，使得毛刺过滤电路100能够过滤掉脉冲宽度小于延时时间的毛刺脉冲。缓冲元件对待过滤信号进行延时处理，可摆脱毛刺过滤电路100对系统时钟的要求。

其中，缓冲元件使用标准数字单元库中的buffer cell(缓冲元件)，其选型和个数同样也可根据待过滤信号中毛刺脉冲的宽度选择。

在一个实施例中，参考图3，毛刺过滤电路100还包括第一反相器105和第二反相器106。第一反相器105串设于串联连接的多个延时元件1011的中部串联节点。第二反相器106设于串联连接的最后一个延时元件1011的输出端。第一反相器105和第二反相器106的设置使得位于输入待过滤信号的输入端与第一反相器105之间和位于第一反相器105和第二反相器106之间的延时元件1011的数目相等，以达到平衡上升沿时间和下降沿时间的效果。

在一个实施例中，参考图3，毛刺过滤电路100还包括选择器107。选择器107设于D触发器104的输出端。选择器107可达到选择输出信号为原始待过滤信号或过滤后的干净信后的效果。

在一个实施例中，毛刺过滤电路100还包括电路板。延时单元101、与门102、或非门103和D触发器104集成封装设置在电路板上，方便毛刺过滤电路100的应用。

参考图1和图2，本申请的毛刺过滤电路100的具体工作原理为：

当待过滤信号和延时信号均为低电平，与门102输出低电平，或非门103输出高电平，D触发器104的置位端被置低，复位端被置高，D触发器104输出为低电平。当待过滤信号和延时信号均为高电平，与门102输出高电平，或非门103输出低电平，D触发器104的置位端被置高，复位端被置低，D触发器104输出为高电平。当待过滤信号和延时信号输出为不同的电平信号，即待过滤信号输出为高电平，延时信号输出为低电平，或待过滤信号输出为低电平，延时信号输出为高电平时，与门102和或非门103均输出低电平，D触发器104的置位端和复位端均被置低，D触发器104输出为前一次输出的电平信号，即保持原值输出，如前一次输出为低电平，该次输出则为低电平，前一次输出为高电平，该次输出则为高电平。

以毛刺脉冲的宽度为一个单位，采用两个单位的延时时间为例，各级的输出信号可参考图2，其中，input为输入的待过滤信号，delay为延时单元101输出的延时信号，set为D触发器104的置位端所输入的信号，reset为D触发器104的复位端所输入的信号，Q为输出的信号，输入的待过滤信号中，第一个较宽的目标脉冲可以被传输到输出端，而第二个较窄的毛刺脉冲则被过滤掉，而无法传输到输出端。经本申请的毛刺过滤电路100，无需依赖高频时钟便可将待过滤信号进行毛刺过滤处理，得到已过滤毛刺的干净信号。

参考图1和图4，本申请还提供一种低速通信接口10。低速通信接口10包括内接模块200、外接模块300和上述所述的毛刺过滤电路100。内接模块200用于连接外部芯片20，外接模块300用于连接外部电子设备。毛刺过滤电路100设于内接模块200和外接模块300之间，用于对内接模块200和外接模块300之间传输的待过滤信号进行毛刺过滤处理。

在低速通信接口10与外部电子设备通信的过程中，可能会因为串扰或线的接触等问题，本申请通过在内接模块200和外接模块300之间设置毛刺过滤电路100。毛刺过滤电路100通过设置延时单元101，对待过滤信号进行延时处理，其延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度，输出延时信号，并将待过滤信号和延时信号输入至与门102以及或非门103，D触发器104对与门102和或非门103输出的信号进行处理，能够将宽度小于延时单元101的延时时间的毛刺过滤掉，得到一过滤毛刺的干净信号，无需依赖高频时钟便可实现毛刺过滤功能，应用局限性较小。

参考图1、图4和图5，本申请还提供一种电子设备1。电子设备1包括芯片20和如上述所述的低速通信接口10。芯片20与低速通信接口10的内接模块200连接，并通过低速通信接口10的外接模块300与外部电子设备1通信。

两电子设备1之间的信号需要经过PCB板件和连线，可能会因为串扰、线的接触问题引入预料之外的毛刺。本申请通过在电子设备1的低速通信接口10设置毛刺过滤电路100，毛刺过滤电路100通过设置延时单元101，对待过滤信号进行延时处理，其延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度，输出延时信号，并将待过滤信号和延时信号输入至与门102以及或非门103，D触发器104对与门102和或非门103输出的信号进行处理，能够将宽度小于延时单元101的延时时间的毛刺过滤掉，得到一过滤毛刺的干净信号，无需依赖高频时钟便可实现毛刺过滤功能，应用局限性较小。

以上所述者，仅为本实用新型最佳实施例而已，并非用于限制本实用新型的范围，凡依本实用新型申请专利范围所作的等效变化或修饰，皆为本实用新型所涵盖。

Claims (10)

1.一种毛刺过滤电路，其特征在于：所述毛刺过滤电路用于对待过滤信号进行毛刺过滤处理，所述待过滤信号包括目标脉冲和毛刺脉冲，所述毛刺过滤电路包括延时单元、与门、或非门和D触发器，其中，

所述延时单元用于对待过滤信号进行延时处理，输出延时信号，所述延时处理的延时时间大于或等于毛刺脉冲的宽度且小于目标脉冲的宽度；

所述与门的两输入端分别接收待过滤信号和延时信号，输出端连接至所述D触发器的置位端；

所述或非门的两输入端分别接收待过滤信号和延时信号，输出端连接至所述D触发器的复位端；

所述D触发器对所述与门输出的信号和所述或非门输出的信号进行处理，输出端输出已过滤毛刺的干净信号。

2.根据权利要求1所述的毛刺过滤电路，其特征在于：所述延时单元包括串联连接的多个延时元件，串联连接的第一个所述延时元件的输入端用于输入所述待过滤信号，最后一个所述延时元件的输出端连接至所述与门的一输入端和所述或非门的一输入端。

3.根据权利要求2所述的毛刺过滤电路，其特征在于：多个所述延时元件的总延时时间大于或等于待过滤信号的毛刺脉冲的宽度且小于目标脉冲的宽度。

4.根据权利要求2所述的毛刺过滤电路，其特征在于：所述毛刺过滤电路还包括第一反相器和第二反相器，所述第一反相器串设于串联连接的多个所述延时元件的中部串联节点，所述第二反相器设于串联连接的最后一个所述延时元件的输出端。

5.根据权利要求1所述的毛刺过滤电路，其特征在于：所述延时单元包括串联连接的多个缓冲元件，串联连接的第一个所述缓冲元件的输入端用于输入所述待过滤信号，最后一个所述缓冲元件的输出端连接至所述与门的一输入端和所述或非门的一输入端。

6.根据权利要求5所述的毛刺过滤电路，其特征在于：多个所述缓冲元件的总延时时间大于或等于待过滤信号的毛刺脉冲的宽度且小于目标脉冲的宽度。

7.根据权利要求1所述的毛刺过滤电路，其特征在于：所述毛刺过滤电路还包括电路板，所述延时单元、与门、或非门和D触发器集成封装设置在所述电路板上。

8.根据权利要求1所述的毛刺过滤电路，其特征在于：所述毛刺过滤电路还包括选择器，所述选择器设于所述D触发器的输出端。

9.一种低速通信接口，其特征在于：包括内接模块、外接模块和如权利要求1至8任一所述的毛刺过滤电路，所述内接模块用于连接外部芯片，所述外接模块用于连接外部电子设备，所述毛刺过滤电路设于所述内接模块和所述外接模块之间，用于对所述内接模块和所述外接模块之间传输的待过滤信号进行毛刺过滤处理。

10.一种电子设备，其特征在于，包括芯片和如权利要求9所述的低速通信接口，所述芯片与所述低速通信接口的内接模块连接，并通过所述低速通信接口的外接模块与外部电子设备通信。

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