CN216959829U - 一种脉冲宽度展宽电路 - Google Patents
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Abstract
本实用新型提供一种脉冲宽度展宽电路，包括复位控制电路、DFF触发器、长延时单元、或门，输入复位信号经过复位控制电路连接到DFF触发器的复位端，输入脉冲信号连接DFF触发器的时钟端，所述DFF触发器的数据输入端固定接高电平，所述DFF触发器的输出端连接长延时单元的输入端，所述长延时单元的输出端连接或门的第一输入端，所述长延时单元的输出端还连接复位控制电路，使得DFF触发器复位清零，所述DFF触发器的输出端连接或门的第二输入端，或门输出拓宽后的脉冲信号。本脉冲宽度展宽电路实现简单，不需要提供工作时钟，当展宽宽度较小时，可以于芯片内部集成。
Description
技术领域
本实用新型属于微电子/数字电路技术领域，尤其是涉及一种脉冲宽度展宽电路。
背景技术
目前，大多电子设备的微处理器通过轮询制度识别输入脉冲信号，若电子设备的前级输出电路发送非正常的窄脉冲信号(如100纳秒至100微秒的脉冲宽度的信号)至微处理器时，微处理器将很难识别出脉冲信号，除非提高微处理器的轮询速度，但会占用微处理器大部分甚至全部资源，使得微处理器无法处理其他工作。
另外，在SoC芯片设计中，也常常会遇到将脉冲进行展宽处理的需求，比如对复位脉冲信号的拓宽，以确保系统电路能够被可靠复位。
为改善微处理器的窄脉冲信号识别性能以及提高复位脉冲对系统电路进行复位的可靠性，一般通过脉冲宽度拓宽器件拓宽窄脉冲信号的宽度。然而，现有的脉冲宽度拓宽器件的电路结构复杂，会增加电子设备的能耗和成本。
实用新型内容
本实用新型旨在解决上述技术问题，提供一种脉冲宽度展宽电路。
为了达到上述目的，本实用新型采用如下技术方案：
一种脉冲宽度展宽电路，包括复位控制电路、DFF触发器、长延时单元、或门，输入复位信号经过复位控制电路连接到DFF触发器的复位端，输入脉冲信号连接DFF触发器的时钟端，所述DFF触发器的数据输入端固定接高电平，所述DFF触发器的输出端连接长延时单元的输入端，所述长延时单元的输出端连接或门的第一输入端，所述长延时单元的输出端还连接复位控制电路，使得DFF触发器复位清零，所述DFF触发器的输出端连接或门的第二输入端，或门输出拓宽后的脉冲信号。
作为优选，所述复位控制电路包括反相器和二输入与门，输入复位信号连接二输入与门的第一输入端，所述长延时单元的输出端连接反相器的输入端，反相器的输出端连接二输入与门的第二输入端，二输入与门的输出端连接DFF触发器的复位端。
作为优选，所述脉冲宽度展宽电路还包括冗余短延时单元，所述或门为三输入或门，冗余短延时单元的输入端连接DFF触发器的输出端，冗余短延时单元的输出端连接或门的第三输入端。
作为优选，所述脉冲宽度展宽电路包括滤波电路，输入脉冲信号经过所述滤波电路屏蔽不期望的窄脉冲后输入DFF触发器的时钟端。
本脉冲宽度展宽电路的原理如下：
1、首先施加输入复位信号完成复位动作，使得电路有一个明确的初始态；
2、输入脉冲到来，有效沿触发DFF触发器输出1，拓宽后的脉冲信号输出也将输出1；
3、长延迟单元的延迟值为t，延时t后，长延时单元输出为高电平，DFF触发器被异步复位清零；
4、再延时t后，拓宽后的脉冲信号输出为0，脉冲宽度展宽结束。
采用上述技术方案后，本实用新型具有如下优点：
本脉冲宽度展宽电路，电路原理简单，易于实现；不需要提供工作时钟；长延迟单元的延迟t只需达到目标展宽值的一半即可，从而节省电路实现所需资源。
附图说明
图1为一种脉冲宽度展宽电路的电路图；
图2为将输入的高电平脉冲扩展成为长度为20us脉冲的脉冲宽度展宽电路的电路图；
图3为时序波形图；
图4为另一种实施方案的脉冲宽度展宽电路的电路图。
具体实施方式
以下结合附图及具体实施例，对本实用新型作进一步的详细说明。
如图1所示，一种脉冲宽度展宽电路，包括复位控制电路、DFF触发器、长延时单元、或门以及冗余短延时单元。
输入复位信号经过复位控制电路连接到DFF触发器的复位端，输入脉冲信号连接DFF触发器的时钟端，所述DFF触发器的输出端连接长延时单元的输入端。
所述或门为三输入或门，所述长延时单元的输出端连接或门的第一输入端，所述长延时单元的输出端还连接复位控制电路，使得DFF触发器复位清零，所述DFF触发器的输出端连接或门的第二输入端，冗余短延时单元的输入端连接DFF触发器的输出端，冗余短延时单元的输出端连接或门的第三输入端。或门输出拓宽后的脉冲信号。
当展宽宽度较大时（如几十上百微秒或毫秒级），延迟单元可优先选用R、C等模拟电路搭建的延迟模块；当展宽宽度较小（如数纳秒或几十纳秒）时，延迟单元适宜调用数字标准单元（可以是偶数个反相器，或任意个同相缓冲器）组成延迟链，如此可以以纯粹的数字电路形式实现，且易于数字集成。
本实施例中，所述复位控制电路包括反相器和二输入与门，输入复位信号连接二输入与门的第一输入端，所述长延时单元的输出端连接反相器的输入端，反相器的输出端连接二输入与门的第二输入端，二输入与门的输出端连接DFF触发器的复位端。
输入复位信号，低电平有效，初始化DFF触发器的输出值为0，经过长延时单元的延时t后，拓宽后的脉冲信号输出初值最终也为0。
DFF触发器的数据输入端固定接逻辑高电平。当输入脉冲到来，DFF触发器输出为1。DFF触发器的时钟端有效沿可以是正沿，也可以是负沿，这取决于所选DFF触发器的具体类型。
加入冗余短延迟单元，目的是确保输出脉冲无毛刺。原因：DFF触发器输出和长延时单元的输出存在同时跳变的现象，而实际电路布局布线时可能出现竞争冒险，两信号相或的结果可能出现负毛刺。措施：设置一个时间窗口，覆盖信号跳变过程。本实施例中通过加入冗余短延迟单元，添加一个冗余信号，该信号在上述两信号跳变时保持稳定，且为高电平。当时间窗口结束，拓宽后的脉冲信号输出已稳定在高电平，如此将不存在窄短负脉冲。
需要说明的是，加上冗余短延迟单元并非必需，加上更安全更有保障。
本脉冲宽度展宽电路的原理如下：
1、首先施加输入复位信号完成复位动作，使得电路有一个明确的初始态；
2、输入脉冲到来，有效沿触发DFF触发器输出1，拓宽后的脉冲信号输出也将输出1；
3、长延迟单元的延迟值为t，延时t后，长延时单元输出为高电平，DFF触发器被异步复位清零；
4、再延时t后，拓宽后的脉冲信号输出为0，脉冲宽度展宽结束。
如图2-3所示，本实施例中，将输入的高电平脉冲扩展成为长度为20us的脉冲。DFF时钟有效沿为下降沿。
输入脉冲宽度的最短极限，取决于工艺器件所能容忍的时钟脉冲宽度。输出脉冲宽度，取决于长延时单元的延迟时间，并且是它的两倍。
应用场合：适用于输入脉冲间隔大于2倍于长延时单元的延迟时间值的场景。
如图4所示，在另一种实施方案中，所述脉冲宽度展宽电路还包括滤波电路，输入脉冲信号经过所述滤波电路屏蔽不期望的窄脉冲后输入DFF触发器的时钟端。为避免误触发此电路工作，先对输入脉冲进行滤波处理，将不期望的窄脉冲屏蔽掉。
当输入脉冲到来后，且其宽度满足工艺器件对信号宽度的要求，则电路将会对该脉冲进行展宽处理。为了防止对毛刺进行误拓展，可以对脉冲宽度拓宽电路的输入脉冲信号施加滤波电路，预先进行毛刺滤除处理。
除上述优选实施例外，本实用新型还有其他的实施方式，本领域技术人员可以根据本实用新型作出各种改变和变形，只要不脱离本实用新型的精神，均应属于本实用新型所附权利要求所定义的范围。
Claims (4)
1.一种脉冲宽度展宽电路，其特征在于，包括复位控制电路、DFF触发器、长延时单元、或门，输入复位信号经过复位控制电路连接到DFF触发器的复位端，输入脉冲信号连接DFF触发器的时钟端，所述DFF触发器的数据输入端连接高电平，所述DFF触发器的输出端连接长延时单元的输入端，所述长延时单元的输出端连接或门的第一输入端，所述长延时单元的输出端还连接复位控制电路，使得DFF触发器复位清零，所述DFF触发器的输出端连接或门的第二输入端，或门输出拓宽后的脉冲信号。
2.如权利要求1所述的脉冲宽度展宽电路，其特征在于，所述复位控制电路包括反相器和二输入与门，输入复位信号连接二输入与门的第一输入端，所述长延时单元的输出端连接反相器的输入端，反相器的输出端连接二输入与门的第二输入端，二输入与门的输出端连接DFF触发器的复位端。
3.如权利要求1所述的脉冲宽度展宽电路，其特征在于，所述脉冲宽度展宽电路还包括冗余短延时单元，所述或门为三输入或门，冗余短延时单元的输入端连接DFF触发器的输出端，冗余短延时单元的输出端连接或门的第三输入端。
4.如权利要求1所述的脉冲宽度展宽电路，其特征在于，所述脉冲宽度展宽电路包括滤波电路，输入脉冲信号经过所述滤波电路屏蔽不期望的窄脉冲后输入DFF触发器的时钟端。
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2022
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