CN218825232U - 一种控制系统 - Google Patents

Abstract

本申请公开了一种控制系统，涉及同步控制领域。该系统包括设有检测端和输出端的多个同步电路，其中，第一同步电路在通过检测端检测到触发信号后通过输出端向多个同步电路的检测端输出同步请求信号，以使第一同步电路及第二同步电路根据同步请求信号延时预设时间同步输出同步触发信号。此外，由于预设时间不小于各同步电路接收触发信号所需延时时间的最大值，所以可以使得各同步电路在检测到触发信号之后进行不同时间的延时，保证所有同步电路的同步触发，不需要再使用硬件测试各个同步电路接收触发信号的延时时间，还不存在寄存器级联打拍方式中存在的外部毛刺干扰的问题，提高了多个同步电路进行同步触发的可靠性。

Description

一种控制系统

技术领域

本申请涉及同步控制领域，特别涉及一种控制系统。

背景技术

在一些大型设备的控制系统中可能需要同时使用多个处理器，且多个处理器在工作时需要通过触发信号进行同步触发，以使多个处理器同步工作。但由于各个处理器接收触发信号的走线长度不一，其接收触发信号所需要的延时时间各也不相同，因此，通过触发信号对多个处理器进行触发时，无法实现同步触发

目前，为保证多个处理器的同步触发，常用的方式为：通过高频时钟采样，并使用寄存器级联打拍的方式调整触发时间，也即，通过打拍的方式使得各个处理器在接收到触发信号之后进行不同时间的延时触发，进而保证多个处理器之间的同步触发。

但是，在使用寄存器级联打拍方式之前，还需要使用硬件测试各个处理器接收触发信号的延时时间，从而才能确定各个处理器中寄存器需要打拍的拍数，步骤较为繁琐。此外，寄存器级联打拍的方式容易受到外部毛刺干扰，导致多个处理器同步触发的可靠性较低。

实用新型内容

本申请的目的是提供一种控制系统，可以使得各同步电路在检测到触发信号之后进行不同时间的延时，保证所有同步电路的同步触发，不需要再使用硬件测试各个同步电路接收触发信号的延时时间，还不存在寄存器级联打拍方式中存在的外部毛刺干扰的问题，提高了多个同步电路进行同步触发的可靠性。

为解决上述技术问题，本申请提供了一种控制系统，控制系统包含多个同步电路；所述多个同步电路包含相互连接的第一同步电路及至少一个第二同步电路，各个同步电路设有检测端和输出端，所述第一同步电路的输出端与至少一个所述第二同步电路的检测端连接；

所述第一同步电路在通过检测端检测到触发信号后通过所述输出端向多个所述同步电路的检测端输出同步请求信号；所述第一同步电路及所述第二同步电路在通过检测端接收到所述同步请求信号后延时预设时间同步输出同步触发信号；

所述预设时间不小于各所述同步电路接收所述触发信号所需延时时间的最大值。

可选的，第一同步电路可以通过其输出端向自身以及各个第二同步电路的检测端输出同步请求信号。

优选地，各个同步电路还设置有相互连接的同步请求电路及对齐电路，所述同步请求电路的输入端作为所述同步电路的检测端，所述对齐电路的输出端作为所述同步电路的输出端，所述第一同步电路中的同步请求电路与所述第二同步电路中的对齐电路连接；

所述同步请求电路通过自身的输入端检测到触发信号后向各个所述对齐电路输出所述同步请求信号；各所述对齐电路检测到所述同步请求信号后延时预设时间同步输出所述同步触发信号。

优选地，所述同步请求电路设置有相互连接的第一锁存电路和同步输出电路；所述第一锁存电路的输入端为所述同步请求电路的输入端，所述同步请求电路中的同步输出电路与各个所述对齐电路连接；

所述第一锁存电路的输入端在检测到触发信号后，输出第一预设时间的第一锁存信号；所述同步输出电路在探测到所述第一锁存信号停止输出后向各个所述对齐电路持续输出第二预设时间的同步请求信号。

优选地，所述第一锁存电路及所述同步输出电路还设置有参考端，所述参考端输入同步参考信号；

所述第一锁存电路具体用于在检测到触发信号及同步参考信号时，对所述触发信号及所述同步参考信号作逻辑运算，以在所述触发信号所在的当前周期内持续输出所述第一锁存信号；

对应的，所述同步输出电路具体用于在探测到所述第一锁存信号及所述同步参考信号时，对所述第一锁存信号及所述同步参考信号作逻辑运算，以在所述第一锁存信号停止输出时的下一周期内持续输出所述同步请求信号；

所述当前周期及所述下一周期为所述同步参考信号的周期，所述同步参考信号为脉宽是高频参考时钟的周期、周期不小于所述预设时间的方波信号。

优选地，所述第一锁存电路包括相互连接的第一逻辑门电路及第一锁存器；所述第一逻辑门电路的第一输入端为所述第一锁存电路的输入端，所述第一逻辑门电路的第二输入端为所述第一锁存电路的参考端；所述第一锁存器的输出端为所述第一锁存电路的输出端并与所述同步输出电路连接；

所述第一逻辑门电路在第一输入端检测到所述触发信号以及第二输入端检测到所述同步参考信号时，对所述触发信号及所述同步参考信号作逻辑运算，以输出所述第一锁存信号至所述第一锁存器，触发所述第一锁存器对所述第一锁存信号进行锁存，以在所述触发信号所在的当前周期内持续输出所述第一锁存信号。

优选地，所述第一逻辑门电路包括第一或非门和第二或非门；

所述第一或非门的第一输入端为所述第一逻辑门电路的第一输入端，所述第一或非门的输出端与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端为所述第一逻辑门电路的第二输入端，所述第一或非门的第二输入端分别与所述第二或非门的输出端及所述第一锁存器的输出端连接。

优选地，所述同步输出电路包括相互连接的第二逻辑门电路及第二锁存器；所述第二逻辑门电路的第一输入端与所述第一锁存电路连接，所述第二逻辑门电路的第二输入端为所述同步输出电路的参考端；所述第二锁存器的输出端与各所述对齐电路连接；

所述第二逻辑门电路在第一输入端检测到所述第一锁存信号以及第二输入端检测到同步参考信号时，对所述第一锁存信号及所述同步参考信号作逻辑运算，以在所述第一锁存信号停止输出时输出所述同步请求信号至所述第二锁存器，以触发所述第二锁存器对所述同步请求信号进行锁存，以在所述第一锁存信号停止输出时的下一周期内持续输出所述同步请求信号至各个所述对齐电路。

优选地，所述第二逻辑门电路包括第一与门、第三或非门及第四或非门；

所述第一与门的第一输入端与所述第一锁存电路连接，所述第一与门的第二输入端与所述第四或非门的第一输入端连接，并作为所述第二逻辑门电路的第二输入端；所述第三或非门的第一输入端与所述第一与门的输出端连接，所述第三或非门的第二输入端与所述第二锁存器的输出端连接；所述第四或非门的第二输入端与所述第三或非门的输出端连接，所述第四或非门的输出端与所述第二锁存器的输入端连接。

优选地，各所述对齐电路包括相互连接的延时电路及第三逻辑门电路；所述延时电路的输入端与所述同步请求电路的输出端连接，所述延时电路的输出端与所述第三逻辑门电路的输入端连接，所述第三逻辑门电路的输出端为所述对齐电路的输出端；

所述延时电路在输入端探测到所述同步请求信号后持续输出预设时间的延时信号至所述第三逻辑门电路，触发所述第三逻辑门电路在探测到所述延时信号停止输出时输出同步触发信号。

优选地，所述延时电路及所述第三逻辑门电路均还设有参考端，所述参考端输入同步参考信号；

所述延时电路具体用于在输入端探测到所述同步请求信号以及参考端探测到所述同步参考信号时，根据所述同步参考信号的周期持续输出预设时间的延时信号；

对应的，所述第三逻辑门电路具体用于在自身的输入端探测到所述延时信号以及所述参考端探测到所述同步参考信号时，对所述延时信号及所述同步参考信号作逻辑运算，以在所述延时信号停止输出时输出所述同步触发信号；

所述同步参考信号为脉宽是高频参考时钟的周期、周期不小于所述预设时间的方波信号。

优选地，所述延时电路包括相互连接的检测电路及第二锁存电路；所述检测电路的输入端与所述同步请求电路的输出端连接，所述第二锁存电路的第一输入端与所述检测电路的输出端连接，所述第二锁存电路的第二输入端为所述延时电路的参考端；

所述检测电路在输入端探测到所述同步请求信号后，输出检测信号至所述第二锁存电路的第一输入端，所述第二锁存电路对第一输入端的检测信号及第二输入端的所述同步参考信号作逻辑运算，以在探测到所述检测信号时的当前周期内持续输出所述延时信号；

所述当前周期为所述同步参考信号的周期。

优选地，所述检测电路包括第三锁存器、第四锁存器；

所述第三锁存器的输入端为所述检测电路的输入端，所述第三锁存器的输出端与所述第四锁存器的输入端连接，所述第四锁存器的输出端为所述检测电路的输出端。

优选地，所述第二锁存电路包括第四逻辑门电路及第五锁存器；所述第四逻辑门电路的第一输入端与所述检测电路的输出端连接，所述第四逻辑门电路的第二输入端为所述第二锁存电路的第二输入端，所述第四逻辑门电路的第三输入端与所述第三锁存器的输出端连接；所述第五锁存器的输入端与所述第四逻辑门电路的输出端连接，所述第五锁存器的输出端与所述第三逻辑门电路的输出端连接；

所述第四逻辑门电路用于在自身的第一输入端探测到所述检测信号、第二输入端探测到所述同步参考信号以及第三输入端探测到第三锁存器输出的信号时，对所述检测信号、所述同步参考信号以及所述第三锁存器输出的信号作逻辑运算，以输出延时信号至所述第五锁存器，以触发所述第五锁存器，对所述延时信号进行锁存，以在检测到所述检测信号时的当前周期持续输出所述延时信号。

优选地，所述第四逻辑门电路包括第二与门、第五或非门、第六或非门；

所述第二与门的第一输入端与所述检测电路的输出端连接并作为所述第四逻辑门电路的第一输入端，所述第二与门的第二输入端与所述第三锁存器的输出端连接并作为所述第四逻辑门电路的第三输入端；所述第五或非门的第一输入端与所述第二与门的输出端连接，所述第五或非门的第二输入端与所述第五锁存器的输出端连接；所述第六或非门的第一输入端与所述第五或非门的输出端连接，所述第六或非门的第二输入端为所述第四逻辑门电路的第二输入端，所述第六或非门的输出端与所述第五锁存器连接。

优选地，所述第三逻辑电路包括第三与门；所述第三与门的第一输入端为所述第三逻辑电路的第一输入端，所述第三与门的第二输入端为所述第三逻辑电路的参考端，所述第三与门的输出端为所述第三逻辑电路的输出端。

本申请提供了一种控制系统，涉及同步控制领域。该系统包含设有检测端和输出端的多个同步电路，第一同步电路在通过检测端检测到触发信号后通过输出端向多个同步电路的检测端输出同步请求信号，以使第一同步电路及第二同步电路根据同步请求信号延时预设时间同步输出同步触发信号。此外，由于预设时间不小于各同步电路接收触发信号所需延时时间的最大值，所以可以使得各同步电路在检测到触发信号之后进行不同时间的延时，保证所有同步电路的同步触发，不需要再使用硬件测试各个同步电路接收触发信号的延时时间，还不存在寄存器级联打拍方式中存在的外部毛刺干扰的问题，提高了多个同步电路进行同步触发的可靠性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请提供的一种控制系统的结构框图；

图2为本申请提供的同步电路的结构框图；

图3为本申请提供的同步电路对应的时序图；

图4为本申请提供的一种同步请求电路的具体实现电路图；

图5为本申请提供的一种对齐电路的具体实现电路图。

具体实施方式

本申请的核心是提供一种控制系统，可以使得各同步电路在检测到触发信号之后进行不同时间的延时，保证所有同步电路的同步触发，不需要再使用硬件测试各个同步电路接收触发信号的延时时间，还不存在寄存器级联打拍方式中存在的外部毛刺干扰的问题，提高了多个同步电路进行同步触发的可靠性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参照图1，图1为本申请提供的一种控制系统的结构框图，控制系统包含多个同步电路；多个同步电路包含相互连接的第一同步电路1及至少一个第二同步电路2，各个同步电路设有检测端和输出端，第一同步电路1的输出端与至少一个第二同步电路2的检测端连接；

第一同步电路1在通过检测端检测到触发信号后通过输出端向多个同步电路的检测端输出同步请求信号；第一同步电路1及第二同步电路2在通过检测端接收到同步请求信号后延时预设时间同步输出同步触发信号；

预设时间不小于各同步电路接收触发信号所需延时时间的最大值。

具体地，本申请中将需要进行同步触发的多个同步电路作为一个同步电路组，该同步电路组中的各个同步电路均设有检测端和输出端。本申请的设计思路为：在上述同步电路组中的任意一个同步电路检测到触发信号时，通过接收到触发信号的该同步电路输出同步请求信号至其余的同步电路，以使其余的同步电路及自身均基于此同步请求信号在预设时间之后输出同步触发信号。由于本申请中的预设时间大于各个同步电路接收触发信号所需要延时时间的最大值，因此，所有的同步电路在预设时间之后都可以同步地输出同步触发信号，从而实现所有同步电路的同步触发。

可见，使用本申请中的方式，不需要再额外使用硬件电路对各个同步电路接收触发信号的延时时间进行测试，方式更加便捷。此外，本申请中的方式不存在使用寄存器级联打拍方式存在的容易被毛刺干扰的弊端。

请参照图2，图2为本申请提供的同步电路的结构框图。

作为一种优选的实施例，各个同步电路还设置有相互连接的同步请求电路11及对齐电路12，同步请求电路11的输入端作为同步电路的检测端，对齐电路12的输出端作为同步电路的输出端，第一同步电路1中的同步请求电路11与第二同步电路2中的对齐电路12连接；

同步请求电路11通过自身的输入端检测到触发信号后向各个对齐电路12输出同步请求信号；各对齐电路12检测到同步请求信号后延时预设时间同步输出同步触发信号。

具体地，为了保证同步电路组中的任意一个同步电路接收到触发信号时，其余同步电路都可以根据此触发信号实现同步触发。本申请中提供了同步电路中的一种电路的实现方式，其具体包括同步请求电路11和对齐电路12，其具体工作原理为：

同步请求电路11的自身输入端作为同步电路的检测端，在每个同步请求电路11对应的输入端检测到触发信号的时候，输出同步请求信号至各个同步电路中的对齐电路12(此对齐电路12包括未检测到触发信号的同步电路中的对齐电路12，也包括检测到触发信号的同步电路中的对齐电路12)，此时，各个同步电路中的对齐电路12在接收到此同步请求信号之后延时预设时间输出同步触发信号，以实现对各自同步电路的触发。

也即是，在其中任意一个同步电路中的同步请求电路11检测到触发信号并输出同步请求信号之后，所有的同步电路中的对齐电路12均延时预设时间再进行触发。请参照图3和图4，图3为本申请提供的同步电路对应的时序图，图4为本申请提供的一种同步请求电路的具体实现电路图。

作为一种优选的实施例，同步请求电路11设置有相互连接的第一锁存电路31和同步输出电路32；第一锁存电路31的输入端为同步请求电路11的输入端，同步请求电路11中的同步输出电路32与各个对齐电路12连接；

第一锁存电路31的输入端在检测到触发信号后，输出第一预设时间的第一锁存信号；同步输出电路32在探测到第一锁存信号停止输出后向各个对齐电路12持续输出第二预设时间的同步请求信号。

本实施例旨在提供一种同步请求电路11的具体实现方式，其可以但不限于包括第一锁存电路31和同步输出电路32，此时，在第一锁存电路31的输入端检测到触发信号时，输出第一预设时长的第一锁存信号至同步输出电路32，此同步输出电路32对第一锁存信号进行检测，并检测第一锁存信号停止输出时输出第二预设时间的同步请求信号。

需要说明的是，本申请中的第一预设时间的第一锁存信号是为了延时，第二预设时间的同步请求信号是为了让与同步输出电路32连接的对齐电路12能够可靠的检测到同步请求信号。

此外，还需要说明的是，在同步输出电路32输出第二预设时间的同步请求信号至各个对齐电路12之后，各对齐电路12是在一检测到同步请求信号之后即开始进入到延时预设时间输出同步触发信号的步骤，而不是在同步请求信号停止输出后才进入延时预设时间输出同步触发信号的步骤。

作为一种优选的实施例，第一锁存电路31及同步输出电路32还设置有参考端，参考端输入同步参考信号；

第一锁存电路31具体用于在检测到触发信号及同步参考信号时，对触发信号及同步参考信号作逻辑运算，以在触发信号所在的当前周期内持续输出第一锁存信号；

对应的，同步输出电路32具体用于在探测到第一锁存信号及同步参考信号时，对第一锁存信号及同步参考信号作逻辑运算，以在第一锁存信号停止输出时的下一周期内持续输出同步请求信号；

当前周期及下一周期为同步参考信号的周期，同步参考信号为脉宽是高频参考时钟的周期、周期不小于预设时间的方波信号。即，同步参考信号为方波信号，同步参考信号一个高电平持续的时间(脉宽)是高频参考时钟的周期，同步参考信号的一个周期(一个高电平和一个低电平构成一个周期)不小于预设时间。

其中，第一锁存电路作逻辑运算的实现方式可以是：结合第一锁存电路的硬件结构对触发信号及同步参考信号进行逻辑运算，此时第一锁存电路就可以基于逻辑运算结果输出对应的第一锁存信号。对应的，当周期到达时，同步参考信号发生变化，逻辑运算结果也相应发生变化，此时第一锁存电路停止输出第一锁存信号，同步输出电路可以据此输出同步请求信号。

本实施例旨在进一步限定同步请求电路11的具体实现方式，在其中包括的第一锁存电路31及同步输出电路32还设置有用于输入同步参考信号的参考端时，其中，同步参考信号为脉宽为高频参考时钟的周期、周期为不小于预设时间的方波信号。在本申请实施例中的其它信号都是以此同步参考信号为参考信号生成的。

具体地，本申请中的第一锁存电路31具体用于在自身的输入端探测到触发信号、以及参考端有同步参考信号输入时，对触发信号和同步参考信号作逻辑运算，以在触发信号所在的当前周期内持续输出第一锁存信号。此时，第一预设时间即为：接收到触发信号的时间直至同步参考信号的当前周期结束的时间。

在一具体实施例中，在当前周期内持续输出第一锁存信号即为：在接收到触发信号的当前周期内持续输出高电平信号，具体可参照图3，图3中的tick_20m为同步参考信号，clk为高频参考时钟，sol_req为触发信号，sol_req_latch为第一锁存信号。

对应的，同步输出电路32则是对第一锁存信号及同步参考信号做逻辑运算，以在第一锁存信号停止输出时的下一周期内持续输出同步请求信号。此时，第二预设时间即为：同步参考信号的一个周期时间。

在一具体实施例中，同步请求信号为图3中的sol_sync_req，其同步请求信号的脉宽为一个同步参考信号的周期，其同步输出电路32具体用于将同步参考信号和第一锁存信号进行逻辑运算，以输出对同步请求信号。

作为一种优选的实施例，第一锁存电路31包括相互连接的第一逻辑门电路及第一锁存器；第一逻辑门电路的第一输入端为第一锁存电路31的输入端，第一逻辑门电路的第二输入端为第一锁存电路31的参考端；第一锁存器的输出端为第一锁存电路31的输出端并与同步输出电路32连接；

第一逻辑门电路在第一输入端检测到触发信号以及第二输入端检测到同步参考信号时，对触发信号及同步参考信号作逻辑运算，以输出第一锁存信号至第一锁存器，触发第一锁存器对第一锁存信号进行锁存，以在触发信号所在的当前周期内持续输出第一锁存信号。

本实施例旨在提供一种第一锁存电路31的具体实现方式，具体地，其可以但不限于是通过第一逻辑门电路和第一锁存器实现的。其中，第一逻辑门电路用于对触发信号和同步参考信号进行逻辑运算，以实现对第一锁存信号的触发，然后第一锁存器对第一逻辑门电路输出的第一锁存信号进行锁存，以实现在当前周期持续输出第一锁存信号的功能(具体地，通过第一逻辑门电路检测到图3中的sol时输出开始输出高电平的sol_req_latch，并在检测到tick_20m的下降沿时，停止输出高电平)。

需要说明的是，本申请中第一锁存器的具体实现方式可以但不限于为D锁存器，此时，D锁存器的D端为第一锁存器的输入端，Q端为第一锁存器的输出端，也可以是其他的实现方式，本申请在此不作特别的限定。

作为一种优选的实施例，第一逻辑门电路包括第一或非门和第二或非门；

第一或非门的第一输入端为第一逻辑门电路的第一输入端，第一或非门的输出端与第二或非门的第一输入端连接，第二或非门的第二输入端为第一逻辑门电路的第二输入端，第一或非门的第二输入端分别与第二或非门的输出端及第一锁存器的输出端连接。

本实施例旨在提供一种第一逻辑门电路的具体实现方式，具体地，其可以但不限于包括第一或非门和第二或非门，使用两个或非门实现对同步参考信号、触发信号及第一锁存信号的逻辑运算，使其在接收到触发信号的当前周期内持续输出第一锁存信号。具体为第一或非门对触发信号和第一锁存器输出的第一锁存信号进行或非运算，第二或非门对同步参考信号及第一或非门输出的电平信号做或非运算。

当然，也可以是其他的实现方式，本申请在此不作特别的限定。

作为一种优选的实施例，同步输出电路32包括相互连接的第二逻辑门电路及第二锁存器；第二逻辑门电路的第一输入端与第一锁存电路31连接，第二逻辑门电路的第二输入端为同步输出电路32的参考端；第二锁存器的输出端与各对齐电路12连接；

第二逻辑门电路在第一输入端检测到第一锁存信号以及第二输入端检测到同步参考信号时，对第一锁存信号及同步参考信号作逻辑运算，以在第一锁存信号停止输出时输出同步请求信号至第二锁存器，以触发第二锁存器对同步请求信号进行锁存，以在第一锁存信号停止输出时的下一周期内持续输出同步请求信号至各个对齐电路12。

本实施例旨在限定同步输出电路32的具体实现方式，其可以但不限于包括第二逻辑门电路，其中，第二逻辑门电路用于第一锁存信号、同步参考信号进行逻辑运算，以实现对同步请求信号的触发，然后第二锁存器对第二逻辑门电路输出的同步请求信号进行锁存，以实现在接收到触发信号的下一周期持续输出同步请求信号的功能。

具体地，通过第二逻辑门电路检测到图3中的tick_20m的下降沿和sol_req_latch的下降沿时，开始输出高电平的sol_sync_req，并在检测到tick_20m的下降沿，也即是在一个周期之后，停止输出高电平。

需要说明的是，本申请中同步请求信号的高电平的脉宽不限于为一个同步参考信号的周期，其也可以是任意宽度的脉冲宽度，如至少大于两个高频参考时钟的周期，以便于后续对此高电平的同步请求信号进行识别。

还需要说明的是，本申请中第二锁存器的具体实现方式可以但不限于为D锁存器，此时，D锁存器的D端为第二锁存器的输入端，Q端为第二锁存器的同步请求信号输出端，也可以是其他的实现方式，本申请在此不作特别的限定。

作为一种优选的实施例，第二逻辑门电路包括第一与门、第三或非门及第四或非门；

第一与门的第一输入端与第一锁存电路31连接，第一与门的第二输入端与第四或非门的第一输入端连接，并作为第二逻辑门电路的第二输入端；第三或非门的第一输入端与第一与门的输出端连接，第三或非门的第二输入端与第二锁存器的输出端连接；第四或非门的第二输入端与第三或非门的输出端连接，第四或非门的输出端与第二锁存器的输入端连接。

本实施例旨在提供一种第二逻辑门电路的具体实现方式，其可以但不限于包括第一与门、第三或非门和第四或非门，使用一个与门和两个或非门实现对第一锁存信号、同步参考信号及同步请求信号的逻辑运算，使其在接收到触发信号的当前周期内持续输出同步请求信号。

其中，第一与门对第一锁存信号和同步参考信号做与运算，第三或非门对第一与门输出的信号和同步请求信号做或非运算，第四或非门对第三或非门输出的电平信号及同步参考信号做或非运算，以输出同步请求信号。

当然，也可以是其他的实现方式，本申请在此不作特别的限定。

请参照图5，图5为本申请提供的一种对齐电路的具体实现电路图。

作为一种优选的实施例，各对齐电路12包括相互连接的延时电路及第三逻辑门电路；延时电路的输入端与同步请求电路11的输出端连接，延时电路的输出端与第三逻辑门电路的输入端连接，第三逻辑门电路的输出端为对齐电路12的输出端；

延时电路在输入端探测到同步请求信号后持续输出预设时间的延时信号至第三逻辑门电路，触发第三逻辑门电路在探测到延时信号停止输出时输出同步触发信号。

本实施例旨在提供一种对齐电路12的具体实现方式，其可以包括延时电路及第三逻辑门电路，具体地，在延时电路识别到触发信号之后的下一周期检测到同步请求信号之后持续输出延时信号，也即是，在检测到同步请求信号之后输出一个同步参考信号的周期的延时信号。第三逻辑门电路根据此延时信号对延时信号及同步参考信号进行逻辑运算，以实现对触发信号的延时处理，从而在探测到延时信号停止输出时输出同步触发信号，以实现对多个同步电路的延时同步触发。

需要说明的是，使用本实施例中的实现方式，使得本申请中的预设时间为接收到触发信号时至接收到触发信号所在的当前周期结束的时间，再加上一个同步参考信号的周期时间，其中，由于同步参考信号的周期不小于最大的延时时间，所以也可以满足预设时间不小于最大的延时时间的需求。

作为一种优选的实施例，第三逻辑电路包括第三与门；第三与门的第一输入端为第三逻辑电路的第一输入端、第二输入端为第三逻辑电路的参考端、输出端为第三逻辑电路的输出端。

其中，第三逻辑电路可以但不限于是通过与门实现的，也可以是其他的实现方式，本申请在此不做特别的限定。

作为一种优选的实施例，延时电路及第三逻辑门电路均还设有参考端，参考端输入同步参考信号；

延时电路具体用于在输入端探测到同步请求信号以及参考端探测到同步参考信号时，根据同步参考信号的周期持续输出预设时间的延时信号；

对应的，第三逻辑门电路具体用于在自身的输入端探测到延时信号以及参考端探测到同步参考信号时，对延时信号及同步参考信号作逻辑运算，以在延时信号停止输出时输出同步触发信号；

同步参考信号为脉宽是高频参考时钟的周期、周期不小于预设时间的方波信号。

本实施例旨在进一步限定对齐电路12的具体实现方式，在其中包括的延时电路及第三逻辑门电路还设置有用于输入同步参考信号的参考端时，其中，同步参考信号与上述实施例中的同步参考信号相同，均为脉宽为高频参考时钟的周期、周期为不小于预设时间的方波信号。

此时，对应的，延时电路具体用于根据同步参考信号的周期持续输出预设时间的延时信号；对应的，第三逻辑门电路具体用于对延时信号及同步参考信号作逻辑运算，以在延时信号停止输出时输出同步触发信号。

作为一种优选的实施例，延时电路包括相互连接的检测电路33及第二锁存电路34；检测电路33的输入端与同步请求电路11的输出端连接，第二锁存电路34的第一输入端与检测电路33的输出端连接，第二锁存电路34的第二输入端为延时电路的参考端；

检测电路33在输入端探测到同步请求信号后，输出检测信号至第二锁存电路34的第一输入端，第二锁存电路34对第一输入端的检测信号及第二输入端的同步参考信号作逻辑运算，以在探测到检测信号时的当前周期内持续输出延时信号；

当前周期为同步参考信号的周期。

本实施例旨在限定对齐电路12中延时电路的具体实现方式，具体地，其可以但不限于包括检测电路33和第二锁存电路34，其中，检测电路33用于检测同步请求信号，在其检测到同步请求信号时输出检测信号(具体为图3中的Posedge pulse of sol_sync_req)，对应的，第二锁存电路34用于在识别到检测信号的当前周期内(也即接收到触发信号后的下一周期内)持续输出延时信号(具体为图3中的sol_ena)。

需要说明的是，本申请中在对同步请求信号进行识别时，只要输出同步请求信号及判定为识别成功，并不是指持续输出停止之后才认为识别到。具体表现在图3中为：识别同步请求信号的上升沿之后，即输出检测信号(Posedge pulse of sol_sync_req)，在识别到检测信号的下降沿之后，即开始在当前周期内持续输出延时信号。

以上对下降沿或者上升沿的识别只是本申请列举的一种具体实现方式，具体不限于上述举例，本申请在此不做特别的限定

作为一种优选的实施例，检测电路33包括第三锁存器、第四锁存器；

第三锁存器的输入端为检测电路33的输入端，第三锁存器的输出端与第四锁存器的输入端连接，第四锁存器的输出端为检测电路33的输出端。

本实施例旨在提供一种检测电路33的具体实现方式，其可以包括第三锁存器、第四锁存器，其中，第三锁存器用于对同步请求信号进行锁存，并输出至第四锁存器，第四锁存器用于对第三锁存器输出的信号进行反向锁存，并输出。

其中，第三锁存器和第四锁存器可以都是D锁存器，其中，第三锁存器为D锁存器时，D锁存器的D端为第三锁存器的输入端，Q端为第三锁存器的输出端；在第四锁存器为D锁存器时，此时，D锁存器的D端为第四锁存器的输入端，

端为第四锁存器的输出端。

当然，以上只是本实施例列举的一种实现方式，也可以是其他的实现方式，本申请在此不作特别的限定。

作为一种优选的实施例，第二锁存电路34包括第四逻辑门电路及第五锁存器；第四逻辑门电路的第一输入端与检测电路33的输出端连接，第四逻辑门电路的第二输入端为第二锁存电路34的第二输入端，第四逻辑门电路的第三输入端与第三锁存器的输出端连接；第五锁存器的输入端与第四逻辑门电路的输出端连接，第五锁存器的输出端与第三逻辑门电路的输出端连接；

第四逻辑门电路用于在自身的第一输入端探测到检测信号、第二输入端探测到同步参考信号以及第三输入端探测到第三锁存器输出的信号时，对检测信号、同步参考信号以及第三锁存器输出的信号作逻辑运算，以输出延时信号至第五锁存器，以触发第五锁存器，对延时信号进行锁存，以在检测到检测信号时的当前周期持续输出延时信号。

本实施例旨在提供一种第二锁存电路34的具体实现方式，其可以包括第四逻辑门电路及第五锁存器，其中，第四逻辑门电路用于对检测信号、同步参考信号以及第三锁存器输出的信号作逻辑运算，以输出延时信号。第五锁存器用于对延时信号进行锁存，以在检测到检测信号时的当前周期持续输出延时信号。

当然，以上只是本实施例列举的一种实现方式，也可以是其他的实现方式，本申请在此不作特别的限定。

作为一种优选的实施例，第四逻辑门电路包括第二与门、第五或非门、第六或非门；

第二与门的第一输入端与检测电路33的输出端连接并作为第四逻辑门电路的第一输入端，第二与门的第二输入端与第三锁存器的输出端连接并作为第四逻辑门电路的第三输入端；第五或非门的第一输入端与第二与门的输出端连接，第五或非门的第二输入端与第五锁存器的输出端连接；第六或非门的第一输入端与第五或非门的输出端连接，第六或非门的第二输入端为第四逻辑门电路的第二输入端，第六或非门的输出端与第五锁存器连接。

本实施例旨在提供一种第四逻辑门电路的具体实现方式，其可以包括第二与门、第五或非门及第六或非门，其中，第二与门对第三锁存器输出的信号和第四锁存器输出的信号做与运算，第五或非门对与门输出的信号和第五锁存器输出的延时信号进行或非运算；第六或非门用于对第五或非门输出的吸纳后及同步参考信号进行或非运算，以输出延时信号。

为便于理解，本申请针对图3中的时序图描述一个具体的实施例：

其中，图3中clk为高频参考时钟，tick_20m为同步参考信号，sol_req为触发信号，sol_req_latch为第一锁存信号，sol_sync_req为同步请求信号，Posedge pulse of sol_sync_req为检测信号，sol_ena为延时信号，sol为通过同步电路输出的同步触发信号。

具体流程为：

(1)各个同步电路根据高频参考时钟按部就班工作，并根据高频参考时钟生成以脉冲宽度为clk周期、周期为不小于最大的延时时间的同步参考信号(tick_20m)；

(2)在任意时刻接收到触发信号(sol_req)时，在触发信号(sol_req)的下降沿处生成第一锁存信号(sol_req_latch)，并在当前同步参考信号的周期内持续输出该第一锁存信号；

(3)在同时采集到第一锁存信号的下降沿以及同步参考信号的下降沿时，输出同步请求信号(sol_sync_req)，并在该周期内持续输出该同步请求信号；

(4)在采集到同步请求信号的上升沿时，打1到2个拍子输出检测信号(sol_ena)，也可以立即输出检测信号，在此不做限定；

(5)在检测到检测信号的下降沿时，输出延时信号(sol_ena)，并持续输出至该周期结束，也即是在检测到同步请求信号的下降沿时，停止输出延时信号；

(6)在检测到延时信号停止输出时，也即是同时检测到延时信号的下降沿及同步触发信号的下降沿时，输出同步触发信号(sol)，以实现对多个处理器的同步触发。

综上，本申请中的方式，使用硬件电路的方式使得各个同步电路进行不同时间的延时，进而使得多个同步电路能同时生成同步触发信号，进而触发多个同步电路同时工作，不需要使用测试各个同步电路接收触发信号的延时时间，步骤简单，且还不存在寄存器级联打拍的方式中存在的外部毛刺干扰的问题，提高了多个同步电路同步触发的可靠性。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (15)

1.一种控制系统，其特征在于，所述控制系统包含多个同步电路；所述多个同步电路包含相互连接的第一同步电路及至少一个第二同步电路，各个同步电路设有检测端和输出端，所述第一同步电路的输出端与至少一个所述第二同步电路的检测端连接；

所述第一同步电路在通过检测端检测到触发信号后通过所述输出端向多个所述同步电路的检测端输出同步请求信号；所述第一同步电路及所述第二同步电路在通过检测端接收到所述同步请求信号后延时预设时间同步输出同步触发信号；

所述预设时间不小于各所述同步电路接收所述触发信号所需延时时间的最大值。

2.如权利要求1所述的控制系统，其特征在于，各个同步电路还设置有相互连接的同步请求电路及对齐电路，所述同步请求电路的输入端作为所述同步电路的检测端，所述对齐电路的输出端作为所述同步电路的输出端，所述第一同步电路中的同步请求电路与所述第二同步电路中的对齐电路连接；

所述同步请求电路通过自身的输入端检测到触发信号后向各个所述对齐电路输出所述同步请求信号；各所述对齐电路检测到所述同步请求信号后延时预设时间同步输出所述同步触发信号。

3.如权利要求2所述的控制系统，其特征在于，所述同步请求电路设置有相互连接的第一锁存电路和同步输出电路；所述第一锁存电路的输入端为所述同步请求电路的输入端，所述同步请求电路中的同步输出电路与各个所述对齐电路连接；

所述第一锁存电路的输入端在检测到触发信号后，输出第一预设时间的第一锁存信号；所述同步输出电路在探测到所述第一锁存信号停止输出后向各个所述对齐电路持续输出第二预设时间的同步请求信号。

4.如权利要求3所述的控制系统，其特征在于，所述第一锁存电路及所述同步输出电路还设置有参考端，所述参考端输入同步参考信号；

所述第一锁存电路具体用于在检测到触发信号及同步参考信号时，对所述触发信号及所述同步参考信号作逻辑运算，以在所述触发信号所在的当前周期内持续输出所述第一锁存信号；

对应的，所述同步输出电路具体用于在探测到所述第一锁存信号及所述同步参考信号时，对所述第一锁存信号及所述同步参考信号作逻辑运算，以在所述第一锁存信号停止输出时的下一周期内持续输出所述同步请求信号；

所述当前周期及所述下一周期为所述同步参考信号的周期，所述同步参考信号为脉宽是高频参考时钟的周期、周期不小于所述预设时间的方波信号。

5.如权利要求4所述的控制系统，其特征在于，所述第一锁存电路包括相互连接的第一逻辑门电路及第一锁存器；所述第一逻辑门电路的第一输入端为所述第一锁存电路的输入端，所述第一逻辑门电路的第二输入端为所述第一锁存电路的参考端；所述第一锁存器的输出端为所述第一锁存电路的输出端并与所述同步输出电路连接；

所述第一逻辑门电路在第一输入端检测到所述触发信号以及第二输入端检测到所述同步参考信号时，对所述触发信号及所述同步参考信号作逻辑运算，以输出所述第一锁存信号至所述第一锁存器，触发所述第一锁存器对所述第一锁存信号进行锁存，以在所述触发信号所在的当前周期内持续输出所述第一锁存信号。

6.如权利要求5所述的控制系统，其特征在于，所述第一逻辑门电路包括第一或非门和第二或非门；

所述第一或非门的第一输入端为所述第一逻辑门电路的第一输入端，所述第一或非门的输出端与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端为所述第一逻辑门电路的第二输入端，所述第一或非门的第二输入端分别与所述第二或非门的输出端及所述第一锁存器的输出端连接。

7.如权利要求4所述的控制系统，其特征在于，所述同步输出电路包括相互连接的第二逻辑门电路及第二锁存器；所述第二逻辑门电路的第一输入端与所述第一锁存电路连接，所述第二逻辑门电路的第二输入端为所述同步输出电路的参考端；所述第二锁存器的输出端与各所述对齐电路连接；

所述第二逻辑门电路在第一输入端检测到所述第一锁存信号以及第二输入端检测到同步参考信号时，对所述第一锁存信号及所述同步参考信号作逻辑运算，以在所述第一锁存信号停止输出时输出所述同步请求信号至所述第二锁存器，以触发所述第二锁存器对所述同步请求信号进行锁存，以在所述第一锁存信号停止输出时的下一周期内持续输出所述同步请求信号至各个所述对齐电路。

8.如权利要求7所述的控制系统，其特征在于，所述第二逻辑门电路包括第一与门、第三或非门及第四或非门；

所述第一与门的第一输入端与所述第一锁存电路连接，所述第一与门的第二输入端与所述第四或非门的第一输入端连接，并作为所述第二逻辑门电路的第二输入端；所述第三或非门的第一输入端与所述第一与门的输出端连接，所述第三或非门的第二输入端与所述第二锁存器的输出端连接；所述第四或非门的第二输入端与所述第三或非门的输出端连接，所述第四或非门的输出端与所述第二锁存器的输入端连接。

9.如权利要求2-8任一项所述的控制系统，其特征在于，各所述对齐电路包括相互连接的延时电路及第三逻辑门电路；所述延时电路的输入端与所述同步请求电路的输出端连接，所述延时电路的输出端与所述第三逻辑门电路的输入端连接，所述第三逻辑门电路的输出端为所述对齐电路的输出端；

所述延时电路在输入端探测到所述同步请求信号后持续输出预设时间的延时信号至所述第三逻辑门电路，触发所述第三逻辑门电路在探测到所述延时信号停止输出时输出同步触发信号。

10.如权利要求9所述的控制系统，其特征在于，所述延时电路及所述第三逻辑门电路均还设有参考端，所述参考端输入同步参考信号；

所述延时电路具体用于在输入端探测到所述同步请求信号以及参考端探测到所述同步参考信号时，根据所述同步参考信号的周期持续输出预设时间的延时信号；

对应的，所述第三逻辑门电路具体用于在自身的输入端探测到所述延时信号以及所述参考端探测到所述同步参考信号时，对所述延时信号及所述同步参考信号作逻辑运算，以在所述延时信号停止输出时输出所述同步触发信号；

所述同步参考信号为脉宽是高频参考时钟的周期、周期不小于所述预设时间的方波信号。

11.如权利要求10所述的控制系统，其特征在于，所述延时电路包括相互连接的检测电路及第二锁存电路；所述检测电路的输入端与所述同步请求电路的输出端连接，所述第二锁存电路的第一输入端与所述检测电路的输出端连接，所述第二锁存电路的第二输入端为所述延时电路的参考端；

所述检测电路在输入端探测到所述同步请求信号后，输出检测信号至所述第二锁存电路的第一输入端，所述第二锁存电路对第一输入端的检测信号及第二输入端的所述同步参考信号作逻辑运算，以在探测到所述检测信号时的当前周期内持续输出所述延时信号；

所述当前周期为所述同步参考信号的周期。

12.如权利要求11所述的控制系统，其特征在于，所述检测电路包括第三锁存器、第四锁存器；

所述第三锁存器的输入端为所述检测电路的输入端，所述第三锁存器的输出端与所述第四锁存器的输入端连接，所述第四锁存器的输出端为所述检测电路的输出端。

13.如权利要求12所述的控制系统，其特征在于，所述第二锁存电路包括第四逻辑门电路及第五锁存器；所述第四逻辑门电路的第一输入端与所述检测电路的输出端连接，所述第四逻辑门电路的第二输入端为所述第二锁存电路的第二输入端，所述第四逻辑门电路的第三输入端与所述第三锁存器的输出端连接；所述第五锁存器的输入端与所述第四逻辑门电路的输出端连接，所述第五锁存器的输出端与所述第三逻辑门电路的输出端连接；

所述第四逻辑门电路用于在自身的第一输入端探测到所述检测信号、第二输入端探测到所述同步参考信号以及第三输入端探测到第三锁存器输出的信号时，对所述检测信号、所述同步参考信号以及所述第三锁存器输出的信号作逻辑运算，以输出延时信号至所述第五锁存器，以触发所述第五锁存器，对所述延时信号进行锁存，以在检测到所述检测信号时的当前周期持续输出所述延时信号。

14.如权利要求13所述的控制系统，其特征在于，所述第四逻辑门电路包括第二与门、第五或非门、第六或非门；

所述第二与门的第一输入端与所述检测电路的输出端连接并作为所述第四逻辑门电路的第一输入端，所述第二与门的第二输入端与所述第三锁存器的输出端连接并作为所述第四逻辑门电路的第三输入端；所述第五或非门的第一输入端与所述第二与门的输出端连接，所述第五或非门的第二输入端与所述第五锁存器的输出端连接；所述第六或非门的第一输入端与所述第五或非门的输出端连接，所述第六或非门的第二输入端为所述第四逻辑门电路的第二输入端，所述第六或非门的输出端与所述第五锁存器连接。

15.如权利要求10所述的控制系统，其特征在于，所述第三逻辑电路包括第三与门；所述第三与门的第一输入端为所述第三逻辑电路的第一输入端，所述第三与门的第二输入端为所述第三逻辑电路的参考端，所述第三与门的输出端为所述第三逻辑电路的输出端。

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