CN117554703A - 短脉冲检测装置以及信号传输系统 - Google Patents

Abstract

本发明提供一种短脉冲检测装置以及信号传输系统，包括：第一脉冲转换模块、第二脉冲转换模块以及脉冲反相延迟检测模块；第一脉冲转换模块接收第一脉冲输入信号以及时钟信号，将输入信号的带宽延长至预设带宽并输出第一脉冲输出信号；第二脉冲转换模块接收第二脉冲输入信号以及时钟信号，将输入信号的带宽延长至预设带宽并输出第二脉冲输出信号；第一脉冲输入信号、第二脉冲输入信号分别为真实脉冲信号的正脉冲信号及负脉冲信号；脉冲反相延迟检测模块计算第一脉冲输出信号以及第二脉冲输出信号之间的间隔周期数，而判定真实脉冲信号是否为短脉冲信号。本发明保证了在较低功耗下依然能还原接收的数据信号，避免传输过程中的畸变和抖动。

Description

短脉冲检测装置以及信号传输系统

技术领域

本发明涉及通信传输领域，特别是涉及一种短脉冲检测装置以及信号传输系统。

背景技术

隔离式串行接口是一种应用于电动汽车及混合动力汽车、基站后备电源、储能电站、远程传感器、工业/服务机器人等领域的通信技术，采用三种电平方式(电平分为“+1脉冲”、“-1脉冲”、“0脉冲”)进行数据传输。

现有的技术常常通过双绞线将数据传输，为了数据信号有效跨越变压器，进而在接收端进行数据恢复，隔离式串行接口数据信号采用短脉冲传输具有较好的能耗比和抗干扰性。因此具有短脉冲的数据信号从数据发送端经过双绞线以及变压器后到达数据接收端，但是短脉冲传输到数据接收端时，会造成时域畸变和信号抖动，导致数据恢复困难的问题。除此之外，短脉冲信号输出到数据接收端后，为了进一步判定其状态，需要通过数字逻辑采样。但是采样的时钟频率依赖于短脉冲所导致的更高速率的采样时钟，采用这么高频率的采样时钟会带来较大的功率负担。

因此，如何解决短脉冲传输到数据接收端时发生畸变和抖动，以及数字逻辑采样时钟频率依赖高速率的采样时钟，导致功耗增加成为了亟需解决的问题。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种短脉冲检测装置以及信号传输系统，用于解决现有技术中短脉冲传输到数据接收端时发生畸变和抖动，以及数字逻辑采样时钟频率依赖高速率的采样时钟，导致功耗增加的问题。

为实现上述目的及其他相关目的，本发明提供一种短脉冲检测装置，包括：第一脉冲转换模块、第二脉冲转换模块以及脉冲反相延迟检测模块；

所述第一脉冲转换模块分别接收第一脉冲输入信号以及时钟信号；所述第二脉冲转换模块分别接收第二脉冲输入信号以及所述时钟信号；其中，所述第一脉冲输入信号的带宽以及第二脉冲输入信号的带宽均小于所述时钟信号的带宽，且所述第一脉冲输入信号为真实脉冲信号的正脉冲信号、所述第二脉冲输入信号为所述真实脉冲信号的负脉冲信号的反相信号；

所述第一脉冲转换模块基于所述时钟信号将第一脉冲输入信号的带宽延长至预设带宽，得到第一脉冲输出信号；所述第二脉冲转换模块基于所述时钟信号将第二脉冲输入信号的带宽延长至所述预设带宽，得到第二脉冲输出信号；

所述脉冲反相延迟检测模块分别连接所述第一脉冲转换模块的输出端以及所述第二脉冲转换模块的输出端，用于计算第一脉冲输出信号以及第二脉冲输出信号之间的间隔周期数，并在所述间隔周期数小于等于预设值时判定所述真实脉冲信号为短脉冲信号。

可选地，第一脉冲转换模块、第二脉冲转换模块均包括边沿控制单元、延时截止单元以及输出单元；所述边沿控制单元连接所述延时截止单元的输出端，并接收对应的脉冲输入信号，当对应的脉冲输入信号为上升沿时延时输出高电平信号，且在接收到所述延时截止单元输出的截止信号时将所述高电平信号延时切换为低电平信号；所述脉冲输入信号设置为所述第一脉冲输入信号或所述第二脉冲输入信号；所述延时截止单元的第一输入端接收所述脉冲输入信号，第二输入端接收所述边沿控制单元的输出信号，用于在检测到所述脉冲输入信号为低电平且所述边沿控制单元的输出信号为上升沿时输出所述截止信号；所述输出单元连接所述边沿控制单元的输出端，输出对应的第一脉冲输出信号或第二脉冲输出信号。

可选地，所述边沿控制单元包括第一D触发器、第二D触发器以及第三D触发器；所述第一D触发器的时钟信号输入端接收对应的所述脉冲输入信号，数据输入端连接高电平，复位端连接所述延时截止单元的输出端；所述第二D触发器的时钟信号输入端连接所述时钟信号，数据输入端连接所述第一D触发器的数据输出端，复位端连接所述延时截止单元的输出端；所述第三D触发器的时钟信号输入端连接所述时钟信号，数据输入端连接所述第二D触发器的数据输出端，复位端接收复位信号，数据输出端作为所述边沿控制单元的输出端。

可选地，所述延时截止单元包括第一反相器、第一与门以及第一或门；所述第一反相器的输入端连接对应的所述脉冲输入信号；所述第一与门的第一输入端连接所述第一反相器的输出端，第二输入端接收所述边沿控制单元的输出信号；所述第一或门的第一输入端连接所述第一与门的输出端，第二输入端连接复位信号，输出端输出所述截止信号。

可选地，所述输出单元包括第四D触发器、第二反相器以及第二与门；所述第四D触发器的时钟信号输入端接收所述时钟信号，数据输入端连接所述边沿控制单元的输出端，复位端接收复位信号；所述第二反相器的输入端连接所述第四D触发器的数据输出端；所述第二与门的第一输入端连接所述第二反相器的输出端，第二输入端连接所述边沿控制单元的输出端，输出端作为所述输出单元的输出端。

可选地，所述脉冲反相延迟检测模块包括第一触发单元、第二触发单元、周期间隔计数单元以及信号解调单元；所述第一触发单元的第一输入端、第二输入端均接收所述第一脉冲输出信号，第三输入端以及第四输入端均接收所述第二脉冲输出信号，用于在所述第一脉冲输出信号为高电平状态时输出第一触发信号，以及在所述第一脉冲输出信号先于所述第二脉冲输出信号转换为高电平时输出第一顺序信号；所述第二触发单元的第一输入端、第二输入端均接收所述第二脉冲输出信号，第三输入端以及第四输入端均接收所述第一脉冲输出信号，用于在所述第二脉冲输出信号为高电平状态时输出第二触发信号，以及在所述第二脉冲输出信号先于所述第一脉冲输出信号转换为高电平时输出第二顺序信号；所述周期间隔计数单元连接所述第一触发单元的输出端以及所述第二触发单元的输出端，用于计算所述第一触发信号以及所述第二触发信号之间间隔的周期个数,并在所述间隔周期数小于等于预设值时判定所述脉冲输入信号为短脉冲信号；所述信号解调单元分别接收所述第一顺序信号以及所述第二顺序信号，基于所述第一顺序信号以及所述第二顺序信号判断所述第一脉冲输入信号以及所述第二脉冲输入信号的先后顺序。

可选地，所述第一触发单元以及所述第二触发单元均包括第二或门、第一两路选择器、第二两路选择器、第五D触发器、第三反相器、第三与门以及第四与门；所述第二或门的第一输入端作为所述第一触发单元的第一输入端以及所述第二触发单元的第一输入端，第二输入端接收所述第一顺序信号，第三输入端连接所述第二顺序信号；所述第一两路选择器的选择端连接作为所述第一触发单元的第二输入端以及所述第二触发单元的第二输入端，第一输入端连接高电平，第二输入端连接低电平；所述第二两路选择器的选择端连接所述第二或门的输出端，第一输入端连接所述第五D触发器的数据输出端，第二输入端连接所述第一两路选择器的输出端；所述第五D触发器的数据输入端连接所述第二两路选择器的输出端，时钟信号输入端连接所述时钟信号；所述第三反相器的输入端作为所述第一触发单元的第三输入端以及所述第二触发单元的第三输入端；所述第三与门的第一输入端连接所述第三反相器的输出端，第二输入端连接所述第一两路选择器的选择端，第三输入端连接所述第五D触发器的数据输出端，输出端输出对应的第一触发信号或第二触发信号；所述第四与门的第一输入端连接所述第五D触发器的数据输出端，第二输入端作为所述第一触发单元的第四输入端以及所述第二触发单元的第四输入端，输出端输出对应的第一顺序信号或第二顺序信号。

可选地，所述周期间隔计数单元包括第三或门、第三两路选择器以及寄存器；所述第三或门的第一输入端接收所述第一触发信号，第二输入端接收所述第二触发信号；所述第三两路选择器的选择端连接所述第三或门的输出端，第一输入端连接保持信号，第二输入端连接计数信号；所述寄存器连接所述第三两路选择器的输出端，用于存储计数信号的个数并作为间隔周期的个数输出。

为实现上述目的及其他相关目的，本发明提供一种信号传输系统，包括上述的短脉冲检测装置。

如上所述，本发明的短脉冲检测装置以及信号传输系统，具有以下有益效果：

1、本发明的短脉冲检测装置以及信号传输系统通过实现脉冲转换，将各脉冲输入信号基于同一时钟信号分别做相位搬移，进而保证了在较低功耗下也能还原短脉冲传输到数据接收端时的信号，避免这一过程发生畸变和抖动。与此同时，可以直接判断第一脉冲输入信号以及第二脉冲输入信号之间的间隔周期数判断是否是短脉冲信号，进一步提高了判断的速度以及准确性，有利于串行通信的传输和发展。

2、本发明的短脉冲检测装置以及信号传输系统的结构简单，能大规模的推广应用。

附图说明

图1显示为+1脉冲信号的示意图。

图2显示为-1脉冲信号的示意图。

图3显示为本发明的短脉冲检测装置的结构示意图。

图4显示为本发明的第一脉冲转换模块的结构示意图。

图5显示为图4的第一脉冲转换模块中各信号的时序图。

图6显示为本发明的脉冲反相延迟检测模块的结构示意图。

图7显示为本发明的短脉冲检测装置中各信号的时序图

元件标号说明

1 短脉冲检测装置

11 第一脉冲转换模块

111 边沿控制单元

1111 第一D触发器

1112 第二D触发器

1113 第三D触发器

112 延时截止单元

1121 第一反相器

1122 第一与门

1123 第一或门

113 输出单元

1131 第四D触发器

1132 第二反相器

1133 第二与门

12 脉冲反相延迟检测模块

121 第一触发单元

1211 第二或门

1212 第一两路选择器

1213 第二两路选择器

1214 第五D触发器

1215 第三反相器

1216 第三与门

1217 第四与门

122 周期间隔计数单元

1221 第三或门

1222 第三两路选择器

1223 寄存器

123 第二触发单元

13 第二脉冲转换模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

隔离式串行通信属于串行通信中的一种，通信操作遵从主从原则，串行通信要求主节点发出通信数据后从节点能够接收相应的通信数据信号并执行相应的操作。在隔离式串行通信中，各个通信数据信号采用三种电平方式(如图1所示的+1脉冲信号、如图2所示的-1脉冲信号与0脉冲信号)进行数据传输。其中，如图1所示，+1脉冲是一个正脉冲在前，负脉冲在后的脉冲对；如图2所示，–1脉冲是一个负脉冲在前，一个正脉冲在后的脉冲对。与此同时，通过双绞线用差分的方式传输，能有效抑制共模信号，进而使得脉冲信号读取准确。但是在从节点接收通信数据后，需要通过异步信号对数据进行恢复时，如果当异步信号周期为T时，考虑到亚稳态和时钟抖动，数字采样时钟周期最多为T/2。

结合图1和图2进行说明，为了消除直流信号成分并增强可靠性，隔离式串行接口使用两种不同脉冲长度。这样可传输四类脉冲：长+1脉冲信号、长-1脉冲信号、短+1脉冲信号和短-1脉冲信号。其中，长1脉冲信号(包括长+1脉冲信号和长-1脉冲信号)和短1脉冲信号(包括短+1脉冲信号和短-1脉冲信号)均表示脉冲的宽度，长1脉冲信号又称为宽脉冲信号，短1脉冲信号又称为窄脉冲信号。长1脉冲信号的带宽大于短1脉冲信号的带宽。长1脉冲信号的每个脉冲的持续时间为t1/2PW，最小值为120ns、典型值为150ns、最大值为180ns。短1脉冲信号的每个脉冲的持续时间为t1/2PW，最小值为40ns、典型值为50ns、最大值为60ns。

在检测短脉冲信号的过程中，信号滤波器采集了的信号(脉冲信号的正脉冲以及负脉冲信号)为tFILT(由于在信号传输到信号接收端的过程中，信号会存在诸多干扰，导致标准短脉冲信号宽度(如：50ns)的数据信号存在了一定的损耗(也就是图1和图2中的tMargin部分为损耗)。因此，需要对发生损耗后的数据信号进行解读，也就是通过信号滤波器采集图1和图2中的正脉冲以及负脉冲信号的前部分后续进行读数，以此来避免传输过程中存在的干扰)。采样后的输出信号的最小值10ns、典型值25ns、最大值35ns，其中，短脉冲信号的正脉冲部分，记为IP，以及短脉冲信号的负脉冲部分，记为IM。这两者的最小值满足信号滤波器的输出信号的周期大小(最小为10ns、典型值25ns、最大值35ns)。为了采样到10ns的脉冲宽度，通常采样时钟至少应为200MHz的高频时钟信号。由于短脉冲信号的正脉冲部分以及负脉冲部分为异步信号，则需要先使用200MHz的高频时钟信号对短脉冲信号的正脉冲部分以及负脉冲部分这两部分脉冲波通过两级寄存器同步，得到同步后的信号，再判断同步后的两个信号的上升沿之间的间隔时间是否满足最小值120ns、典型值155ns以及最大值190ns的要求。若满足要求，则检测到短1脉冲信号。

采用上述方法需要使用200MHz的高频时钟，由此导致功耗和硬件开销的增加，基于此，本发明提供了一种短脉冲检测装置以及信号传输系统，通过新的脉冲转换以及逻辑判断的方法使得最终采样时钟的周期可以大于2T，极大的解决了功耗的问题；与此同时，可以在信号发生畸变和抖动时，仍能有效恢复数据。

实施例

如图3所示，本实施例提供了一种短脉冲检测装置1，包括：第一脉冲转换模块11、第二脉冲转换模块13以及脉冲反相延迟检测模块12。

如图3-图5所示，所述第一脉冲转换模块11分别接收第一脉冲输入信号IP以及时钟信号clk；所述第二脉冲转换模块13分别接收第二脉冲输入信号IM以及所述时钟信号clk；其中，所述第一脉冲输入信号IP的带宽以及第二脉冲输入信号IM的带宽均小于所述时钟信号clk的带宽，且所述第一脉冲输入信号IP为真实脉冲信号的正脉冲信号、所述第二脉冲输入信号IM为所述真实脉冲信号的负脉冲信号的反相信号。举例而言，如图1所示，当真实脉冲信号为+1脉冲时，所述第一脉冲输入信号IP为真实脉冲信号的正脉冲信号(对应+1脉冲的前部分第一脉冲周期tFILT1)；所述第二脉冲输入信号IM为真实脉冲信号的负脉冲信号的反向信号(对应+1脉冲的后部分第二脉冲周期tFILT2)。所述第一脉冲转换模块11以及所述第二脉冲转换模块13均基于所述时钟信号clk将对应的脉冲输入信号的带宽延长至同一预设带宽，进而得到相应的第一脉冲输出信号IP_S以及第二脉冲输出信号IM_S。

具体地，如图4所示，第一脉冲转换模块11、第二脉冲转换模块13均包括边沿控制单元111、延时截止单元112以及输出单元113。

作为示例，所述边沿控制单元111连接所述延时截止单元112的输出端，并接收对应的所述脉冲输入信号(所述脉冲输入信号设置为所述第一脉冲输入信号IP或所述第二脉冲输入信号IM)，当对应输入的脉冲输入信号(若输入第一脉冲输入信号IP则检测第一脉冲输入信号IP；若输入第二脉冲输入信号IM则检测第二脉冲输入信号IM)为上升沿时延时输出高电平信号，且在接收到所述延时截止单元112输出的截止信号vc时将所述高电平信号延时切换为低电平信号。

在本实施例中，如图4所示，所述边沿控制单元111包括第一D触发器1111、第二D触发器1112以及第三D触发器1113。所述第一D触发器1111的时钟信号输入端接收对应的所述脉冲输入信号(在本实施例中，设置脉冲输入信号datain为第一脉冲输入信号IP或第二脉冲输入信号IM中任一个)，数据输入端连接高电平(常置“1”)，复位端连接所述延时截止单元112的输出端(接收所述截止信号)；所述第二D触发器1112的时钟信号输入端连接所述时钟信号clk，数据输入端连接所述第一D触发器1111的数据输出端(接收第一数据信号Q1)，复位端连接所述延时截止单元的输出端(接收所述截止信号)；所述第三D触发器1113的时钟信号输入端连接所述时钟信号clk，数据输入端连接所述第二D触发器1112的数据输出端(接收第二数据信号Q2)，复位端接收复位信号reset(在本实施例中复位信号reset为高电平有效，通过引入复位信号reset实现对边沿控制单元111的复位强制将边沿控制单元111的电平状态设置为低电平)，数据输出端作为所述边沿控制单元111的输出端(输出第三数据信号Q3)。

需要说明的是，所述边沿控制单元111接收脉冲输入信号datain，跟随所述脉冲输入信号datain的上升沿设置输出信号的上升沿，再基于所述截止信号vc设置输出信号的下降沿。除此之外，边沿控制单元111的具体设置并不以本实施例为限，任意能对输入信号的边沿感应并输出延时信号的设置均为本实施例的保护范围。

作为示例，所述延时截止单元112的第一输入端接收所述脉冲输入信号(在本实施例中，设置脉冲输入信号datain为第一脉冲输入信号IP或第二脉冲输入信号IM中任一个)，第二输入端接收所述边沿控制单元111的输出信号，用于在检测到所述脉冲输入信号datain为低电平且所述边沿控制单元111的输出信号为上升沿时输出所述截止信号vc(如图5所示，t5时刻)。

在本实施例中，所述延时截止单元112包括第一反相器1121、第一与门1122以及第一或门1123；所述第一反相器1121的输入端连接脉冲输入信号datain；所述第一与门1122的第一输入端连接所述第一反相器1121的输出端，第二输入端接收所述边沿控制单元111的输出信号；所述第一或门1123的第一输入端连接所述第一与门1122的输出端，第二输入端连接复位信号reset，输出端输出所述截止信号vc。

需要说明的是，延时截止单元112的具体设置并不以本实施例为限制，任意能检测所述边沿控制单元111输出的电平状态为高电平且脉冲输入信号datain已经为低电平的状态并输出相应的截止信号的设置均在本实施例的保护范围。实际上，本实施例还可以通过设置具有预设的延时时间的截止单元112进而控制边沿控制单元111在预设的带宽处截止，而并不一定需要检测所述边沿控制单元111输出信号的电平状态。

作为示例，所述输出单元113连接所述边沿控制单元111的输出端，输出所述边沿控制单元111的输出信号。

在本实施例中，所述输出单元113包括第四D触发器1131、第二反相器1132以及第二与门1133；所述第四D触发器1131的时钟信号输入端接收所述时钟信号clk，数据输入端连接所述边沿控制单元111的输出端，复位端接收复位信号reset；所述第二反相器1132的输入端连接所述第四D触发器1131的数据输出端；所述第二与门1133的第一输入端连接所述第二反相器1132的输出端，第二输入端连接所述边沿控制单元111的输出端，输出端作为所述输出单元113的输出端。通过输出单元113能将所述边沿控制单元111的输出信号进行采集输出，便于后续信号处理。

需要说明的是，输出单元113的设置并不以本实施例为限制，任意能将输出信号输出的电路设置均为本实施例的保护范围。

下面结合图5对本实施例的第一脉冲转换模块11以及第二脉冲转换模块13的工作原理进行说明：如图5所示，将脉冲输入信号datain输入到对应的第一脉冲转换模块11以及第二脉冲转换模块13。基于第一D触发器1111检测脉冲输入信号datain的电平状态，在检测到脉冲输入信号datain的上升沿时(t1时刻)输出通过第二D触发器1112以及第三D触发器1113至少对脉冲输入信号datain延时一个周期(以时钟信号的周期为基准)。在本实施例中，由于均使用D触发器完成的检测工作，D触发器输出会与输入有一定的延时，因此第一数据信号Q1跟随脉冲输入信号datain的上升沿变化，但是会产生一定的器件延时(t2时刻)。除此之外，由于D触发器为上升沿有效，所以第二D触发器1112以及第三D触发器1113的输出信号之间会间隔一个周期(t4时刻至t5时刻间隔一个周期，且该周期为时钟信号的周期大小)。而在第三数据信号Q3为上升沿时(t5时刻)，由于脉冲输入信号datain已经变为了低电平(脉冲输入信号datain在t3时刻变为了低电平)，经过第一反相器1121后翻转为高电平，控制第一与门1122输出高电平信号进而控制第一或门1123也输出高电平信号，致使第一D触发器1111的复位端以及第二D触发器1112的复位端均接收到了截止信号vc而进行复位操作。因此，在第三数据信号Q3为上升沿时(t5时刻)，第一数据信号Q1和第二数据信号Q2切换到低电平状态(t6时刻)。由于第三D触发器1113并没有直接基于截止信号vc执行复位操作，而是基于第二D触发器1112的输出信号控制第三数据信号Q3切换为低电平(t8时刻)时，会有一定的延时时间。在本实施例中，输出单元113通过逻辑门设置将第三数据信号Q3提取出来，这一过程并没有造成额外的延时，因此在本实施例中，第一脉冲输出信号IP_S以及第二脉冲输出信号IM_S与第三数据信号Q3的时序相同。(t5时刻等于t7时刻，t8时刻等于t9时刻)。

需要说明的是，通过以上步骤从宏观上实现了将脉冲输入信号datain做相位搬移的工作，且基于第三D触发器1113的延时时间统一了第一脉冲输出信号IP_S的带宽以及第二脉冲输出信号IM_S的带宽；由于均基于同一时钟信号clk进行的相位搬移，因此最终输出的第一脉冲输出信号IP_S以及所述第二脉冲输出信号IM_S之间的相位差均为时钟信号的周期数的整数倍，进而便于后续基于间隔的周期数量判定是否为短脉冲信号。

需要进一步说明的是，在本实施例中，时钟信号clk的周期设置为40MHz，远远小于200Mhz能极大的降低功耗。实际上，本实施例的时钟信号clk只要大于短脉冲波即可，就能基于时钟信号clk处理脉冲输入信号datain，进而判断是否为短脉冲。

如图6所示，所述脉冲反相延迟检测模块12分别连接所述第一脉冲转换模块11的输出端以及所述第二脉冲转换模块13的输出端，用于计算第一脉冲输出信号IP_S以及第二脉冲输出信号IM_S之间的间隔周期数，并在所述间隔周期数小于等于预设值时判定所述真实脉冲信号为短脉冲信号。

具体地，所述脉冲反相延迟检测模块12包括第一触发单元121、第二触发单元123、周期间隔计数单元122以及信号解调单元(图中未示出)。其中，第一触发单元121与第二触发单元123内部的器件结构均相同，仅为输入信号以及输出信号不同。

作为示例，所述第一触发单元121的第一输入端、第二输入端均接收所述第一脉冲输出信号IP_S，第三输入端以及第四输入端均接收所述第二脉冲输出信号IM_S，用于在所述第一脉冲输出信号IP_S为高电平状态时输出第一触发信号cnt_en1，以及在所述第一脉冲输出信号IP_S先于所述第二脉冲输出信号IM_S转换为高电平时输出第一顺序信号hp。所述第二触发单元123的第一输入端、第二输入端均接收所述第二脉冲输出信号IM_S，第三输入端以及第四输入端均接收所述第一脉冲输出信号IP_S，用于在所述第二脉冲输出信号IM_S为高电平状态时输出第二触发信号cnt_en2，以及在所述第二脉冲输出信号IM_S先于所述第一脉冲输出信号IP_S转换为高电平时输出第二顺序信号lp。

在本实施例中，所述第一触发单元121以及所述第二触发单元123均包括第二或门1211、第一两路选择器1212、第二两路选择器1213、第五D触发器1214、第三反相器1215、第三与门1216以及第四与门1217；所述第二或门1211的第一输入端作为所述第一触发单元121的第一输入端或所述第二触发单元123的第一输入端，第二输入端连接所述第一顺序信号hp，第三输入端连接所述第二顺序信号lp；所述第一两路选择器1212的选择端作为所述第一触发单元121的第二输入端或所述第二触发单元123的第二输入端，第一输入端连接高电平，第二输入端连接低电平；所述第二两路选择器1213的选择端连接所述第二或门1211的输出端，第一输入端连接所述第五D触发器1214的数据输出端，第二输入端连接所述第一两路选择器1212的输出端；所述第五D触发器1214的数据输入端连接所述第二两路选择器1213的输出端，时钟信号输入端连接所述时钟信号clk；所述第三反相器1215的输入端作为所述第一触发单元121的第三输入端或所述第二触发单元123的第三输入端；所述第三与门1216的第一输入端连接所述第三反相器1215的输出端，第二输入端连接所述第一两路选择器1212的选择端，第三输入端连接所述第五D触发器1214的数据输出端，输出端输出对应的第一触发信号cnt_en1或第二触发信号cnt_en2；所述第四与门1217的第一输入端连接所述第五D触发器1214的数据输出端，第二输入端作为所述第一触发单元121的第四输入端或所述第二触发单元123的第四输入端，输出端输出对应的第一顺序信号hp或第二顺序信号lp。

需要说明的是，所述第一触发单元121以及所述第二触发单元123的具体设置不以本实施例为限制，任意能提取输入信号的上升沿并基于时钟信号计算上升沿之间间隔的电路设置均为本实施例的保护范围。

作为示例，所述周期间隔计数单元122连接所述第一触发单元121的输出端以及所述第二触发单元123的输出端，用于计算所述第一触发信号cnt_en1以及所述第二触发信号cnt_en2之间间隔的周期个数,并在所述间隔周期数小于等于预设值时判定所述真实脉冲信号为短脉冲信号。在本实施例中，间隔周期数在1～3个(即预设值为3时)就判定所述真实脉冲信号为短脉冲信号。

在本实施例中，所述周期间隔计数单元122包括第三或门1221、第三两路选择器1222以及寄存器1223；所述第三或门1221的第一输入端连接所述第一触发单元121的输出端、第二输入端连接所述第二触发单元123的输出端；所述第三两路选择器1222的选择端连接所述第三或门1221的输出端，第一输入端连接保持信号cnt，第二输入端连接计数信号cnt+1；所述寄存器1223连接所述第三两路选择器1222的输出端，用于存储计数信号cnt+1的个数并作为间隔周期的个数输出。通过计数信号cnt+1将周期间隔计数单元122的输出信号输出高电平至寄存器1223，寄存器1223可设置为基于前述的时钟信号clk每次加“1”的累加器。累加器的累加周期和两路选择器1222的输出信号的周期保持一致。因此，在此过程中，如果两路选择器1222的输出信号一直输出保持信号cnt，则累加器的叠加次数和保持信号cnt的变化次数应该同步。如本实施例的图6和图7中，在计数信号cnt+1产生后，出现了两次保持信号使得累加器从1开始累加两次，得到间隔3个周期；直到第二个计数信号cnt+1产生，将累加器的信号清零后再次计数。将累加器中累加的次数作为间隔周期的个数输出，进而便于对短脉冲带宽的判断。

需要说明的是，在本实施例中，通过寄存器可以直接用以检测出各脉冲输出信号之间的上升沿变化情况，将上升沿之间的时间间隔作为测量量，并以输入的时钟信号clk为参考，计算上升沿之间的时间间隔与时钟信号clk之间的倍数，作为间隔周期数，进而判断脉冲是否属于短脉冲信号。除此之外，还可以基于其他方式对间隔周期数进行计算，如直接将各信号的时序波形图进行输出，观察信号的上升沿之间间隔的周期判断是否为短脉冲信号。除此之外，周期间隔计数单元122的具体设置也不以本实施例为限制，实际上任意能计算输入信号之间间隔周期的电路设置均为本实施例的保护范围。

作为示例，所述信号解调单元分别接收所述第一顺序信号hp以及所述第二顺序信号lp，基于所述第一顺序信号hp以及所述第二顺序信号lp判断所述第一脉冲输入信号以及所述第二脉冲输入信号的脉冲先后顺序。

在本实施例中，检测到第一脉冲输入信号IP在前第二脉冲输入信号IM在后得到第一顺序信号hp，或，检测到第二脉冲输入信号IM在前第一脉冲输入信号IP在后得到第二顺序信号lp。举例而言，若产生第一顺序信号hp，表示其正脉冲在前负脉冲在后，则真实脉冲信号则为+1脉冲(如图1)；若产生第二顺序信号lp，表示其负脉冲在前正脉冲在后，则真实脉冲信号为-1脉冲(如图2)。

结合图7对本实施例的短脉冲判定进行说明：如图7所示，第一脉冲输入信号IP(t1’时刻～t2’时刻)经过第一脉冲转换模块11进行相位搬移得到了第一脉冲输出信号IP_S(t3’时刻～t4’时刻)；与此同时，第二脉冲输入信号IM(t1”时刻～t2”时刻)经过第二脉冲转换模块12进行相位搬移得到了第二脉冲输出信号IM_S(t3”时刻～t4”时刻)。计算第一脉冲输出信号IP_S以及第二脉冲输出信号IM_S之间的间隔周期(在本实施例中，脉冲反相延迟检测模块12以上升沿敏感进行计数)，在本实施例中，t3’时刻以及t3”时刻之间的间隔周期数(以时钟信号clk的周期为基准)为3个周期，因此图7表示为第一脉冲输入信号IP以及第二脉冲输入信号IM对应的真实脉冲信号为短脉冲信号。

本实施例还提供了一种信号传输系统，包括上述的短脉冲检测装置1。

具体地，信号传输系统至少包括主节点以及M个从节点；M为大于等于1的整数；主节点和从节点之间基于隔离式串行通信进行数据传输。

作为示例，主节点的信号通过双绞线差分传输；各从节点均基于所述短脉冲检测装置接收所述双绞线输出的信号，并将其解析得到最终的脉冲信号，进而将传输的数据恢复，便于后续的处理。

在本实施例中，通过短脉冲检测装置判定双绞线的输出受损后的信号是否为短脉冲信号；若是则为短脉冲信号(短+1信号或短-1信号)，若不是则进一步判定是否为长脉冲信号(长+1脉冲信号或长-1脉冲)。因此，本实施例检测完整的信号流程依然需要分别使用短脉冲检测装置以及长脉冲检测装置，但是其系统可靠性得到提高，抗干扰能力较强。除此之外，本实施例中的短脉冲检测装置1的功耗大大降低，能通过几十MHz的较低功耗的时钟进行采样检测，大大降低采样时钟频率。

综上所述，本发明提供一种短脉冲检测装置以及信号传输系统，包括：第一脉冲转换模块、第二脉冲转换模块以及脉冲反相延迟检测模块；第一脉冲转换模块接收第一脉冲输入信号以及时钟信号，将输入信号的带宽延长至预设带宽并输出第一脉冲输出信号；第二脉冲转换模块接收第二脉冲输入信号以及时钟信号，将输入信号的带宽延长至预设带宽并输出第二脉冲输出信号；第一脉冲输入信号、第二脉冲输入信号分别为真实脉冲信号的正脉冲信号及负脉冲信号；脉冲反相延迟检测模块计算第一脉冲输出信号以及第二脉冲输出信号之间的间隔周期数，而判定真实脉冲信号是否为短脉冲信号。本发明保证了在较低功耗下依然能还原接收的数据信号，避免传输过程中的畸变和抖动。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种短脉冲检测装置，其特征在于，所述短脉冲检测装置至少包括：第一脉冲转换模块、第二脉冲转换模块以及脉冲反相延迟检测模块；

所述第一脉冲转换模块分别接收第一脉冲输入信号以及时钟信号；所述第二脉冲转换模块分别接收第二脉冲输入信号以及所述时钟信号；其中，所述第一脉冲输入信号的带宽以及第二脉冲输入信号的带宽均小于所述时钟信号的带宽，且所述第一脉冲输入信号为真实脉冲信号的正脉冲信号、所述第二脉冲输入信号为所述真实脉冲信号的负脉冲信号的反相信号；

所述第一脉冲转换模块基于所述时钟信号将第一脉冲输入信号的带宽延长至预设带宽，得到第一脉冲输出信号；所述第二脉冲转换模块基于所述时钟信号将第二脉冲输入信号的带宽延长至所述预设带宽，得到第二脉冲输出信号；

所述脉冲反相延迟检测模块分别连接所述第一脉冲转换模块的输出端以及所述第二脉冲转换模块的输出端，用于计算第一脉冲输出信号以及第二脉冲输出信号之间的间隔周期数，并在所述间隔周期数小于等于预设值时判定所述真实脉冲信号为短脉冲信号。

2.根据权利要求1所述的短脉冲检测装置，其特征在于：第一脉冲转换模块、第二脉冲转换模块均包括边沿控制单元、延时截止单元以及输出单元；

所述边沿控制单元连接所述延时截止单元的输出端，并接收对应的脉冲输入信号，当对应的脉冲输入信号为上升沿时延时输出高电平信号，且在接收到所述延时截止单元输出的截止信号时将所述高电平信号延时切换为低电平信号；所述脉冲输入信号设置为所述第一脉冲输入信号或所述第二脉冲输入信号；

所述延时截止单元的第一输入端接收所述脉冲输入信号，第二输入端接收所述边沿控制单元的输出信号，用于在检测到所述脉冲输入信号为低电平且所述边沿控制单元的输出信号为上升沿时输出所述截止信号；

所述输出单元连接所述边沿控制单元的输出端，输出对应的第一脉冲输出信号或第二脉冲输出信号。

3.根据权利要求2所述的短脉冲检测装置，其特征在于：所述边沿控制单元包括第一D触发器、第二D触发器以及第三D触发器；

所述第一D触发器的时钟信号输入端接收对应的所述脉冲输入信号，数据输入端连接高电平，复位端连接所述延时截止单元的输出端；

所述第二D触发器的时钟信号输入端连接所述时钟信号，数据输入端连接所述第一D触发器的数据输出端，复位端连接所述延时截止单元的输出端；

所述第三D触发器的时钟信号输入端连接所述时钟信号，数据输入端连接所述第二D触发器的数据输出端，复位端接收复位信号，数据输出端作为所述边沿控制单元的输出端。

4.根据权利要求2所述的短脉冲检测装置，其特征在于：所述延时截止单元包括第一反相器、第一与门以及第一或门；

所述第一反相器的输入端连接对应的所述脉冲输入信号；

所述第一与门的第一输入端连接所述第一反相器的输出端，第二输入端接收所述边沿控制单元的输出信号；

所述第一或门的第一输入端连接所述第一与门的输出端，第二输入端连接复位信号，输出端输出所述截止信号。

5.根据权利要求2所述的短脉冲检测装置，其特征在于：所述输出单元包括第四D触发器、第二反相器以及第二与门；

所述第四D触发器的时钟信号输入端接收所述时钟信号，数据输入端连接所述边沿控制单元的输出端，复位端接收复位信号；

所述第二反相器的输入端连接所述第四D触发器的数据输出端；

所述第二与门的第一输入端连接所述第二反相器的输出端，第二输入端连接所述边沿控制单元的输出端，输出端作为所述输出单元的输出端。

6.根据权利要求1所述的短脉冲检测装置，其特征在于：所述脉冲反相延迟检测模块包括第一触发单元、第二触发单元、周期间隔计数单元以及信号解调单元；

所述第一触发单元的第一输入端、第二输入端均接收所述第一脉冲输出信号，第三输入端以及第四输入端均接收所述第二脉冲输出信号，用于在所述第一脉冲输出信号为高电平状态时输出第一触发信号，以及在所述第一脉冲输出信号先于所述第二脉冲输出信号转换为高电平时输出第一顺序信号；

所述第二触发单元的第一输入端、第二输入端均接收所述第二脉冲输出信号，第三输入端以及第四输入端均接收所述第一脉冲输出信号，用于在所述第二脉冲输出信号为高电平状态时输出第二触发信号，以及在所述第二脉冲输出信号先于所述第一脉冲输出信号转换为高电平时输出第二顺序信号；

所述周期间隔计数单元连接所述第一触发单元的输出端以及所述第二触发单元的输出端，用于计算所述第一触发信号以及所述第二触发信号之间间隔的周期个数,并在所述间隔周期数小于等于预设值时判定所述脉冲输入信号为短脉冲信号；

所述信号解调单元分别接收所述第一顺序信号以及所述第二顺序信号，基于所述第一顺序信号以及所述第二顺序信号判断所述第一脉冲输入信号以及所述第二脉冲输入信号的先后顺序。

7.根据权利要求6所述的短脉冲检测装置，其特征在于：所述第一触发单元以及所述第二触发单元均包括第二或门、第一两路选择器、第二两路选择器、第五D触发器、第三反相器、第三与门以及第四与门；

所述第二或门的第一输入端作为所述第一触发单元的第一输入端以及所述第二触发单元的第一输入端，第二输入端接收所述第一顺序信号，第三输入端连接所述第二顺序信号；

所述第一两路选择器的选择端连接作为所述第一触发单元的第二输入端以及所述第二触发单元的第二输入端，第一输入端连接高电平，第二输入端连接低电平；

所述第二两路选择器的选择端连接所述第二或门的输出端，第一输入端连接所述第五D触发器的数据输出端，第二输入端连接所述第一两路选择器的输出端；

所述第五D触发器的数据输入端连接所述第二两路选择器的输出端，时钟信号输入端连接所述时钟信号；

所述第三反相器的输入端作为所述第一触发单元的第三输入端以及所述第二触发单元的第三输入端；

所述第三与门的第一输入端连接所述第三反相器的输出端，第二输入端连接所述第一两路选择器的选择端，第三输入端连接所述第五D触发器的数据输出端，输出端输出对应的第一触发信号或第二触发信号；

所述第四与门的第一输入端连接所述第五D触发器的数据输出端，第二输入端作为所述第一触发单元的第四输入端以及所述第二触发单元的第四输入端，输出端输出对应的第一顺序信号或第二顺序信号。

8.根据权利要求6所述的短脉冲检测装置，其特征在于：所述周期间隔计数单元包括第三或门、第三两路选择器以及寄存器；

所述第三或门的第一输入端接收所述第一触发信号，第二输入端接收所述第二触发信号；

所述第三两路选择器的选择端连接所述第三或门的输出端，第一输入端连接保持信号，第二输入端连接计数信号；

所述寄存器连接所述第三两路选择器的输出端，用于存储计数信号的个数并作为间隔周期的个数输出。

9.一种信号传输系统，其特征在于，所述信号传输系统至少包括如权利要求1～8任一项所述的短脉冲检测装置。