TWI474701B - 時脈回復電路及並列輸出電路 - Google Patents

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TWI474701B
TWI474701B TW101150256A TW101150256A TWI474701B TW I474701 B TWI474701 B TW I474701B TW 101150256 A TW101150256 A TW 101150256A TW 101150256 A TW101150256 A TW 101150256A TW I474701 B TWI474701 B TW I474701B
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Guanren Li
Feng Chen
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Lontium Semiconductor Corp
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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Description

時脈回復電路及並列輸出電路
本發明是關於資料通信領域，特別是一種時脈回復電路及並列輸出電路。
在串列資料通信傳輸中，收發電路負責將內部並列資料與外部串列資料進行轉換。其中，在發送端利用高速時脈取樣的原理，將並列資料中的位資料逐個送到傳輸介質上，實現並列到串列的轉換。而在接收端，由於發送端與接收端沒有共享的時脈信號進行資料的同步，接收端需要從接收到的串列資料流中回復出時脈信號以實現同步操作，而時脈回復電路(Clock and Data Recovery，CDR)就是負責將串列資料中的回復時脈和回復資料提取出來。後級的串列轉並列電路再將回復資料轉換為並列資料輸出，同時還可以判斷輸入串列資料的特徵碼型，實現字節同步。
目前，通常有兩種時脈回復電路的形式，其中一種是利用鎖相環法的時脈回復電路，在這種時脈回復電路中，透過反饋環路將接收端的時脈沿與從串列資料中檢測到的資料邊緣對齊，從而根據檢測到的資料邊緣提取時脈並用提取的時脈取樣資料來回復資料。而這種採用了閉迴路結構的時脈 回復電路需要考慮環路的穩定性，往往設計較複雜，並且閉迴路的結構也不適用於高速率的工作環境。
另一種是突發式的時脈回復電路，突發式的時脈資料回復電路主要是透過閘控制壓控振盪器在串列資料到達資料邊緣時從串列資料中提取回復時脈，突發式的時脈回復電路採用的是開迴路結構，因此結構相比利用鎖相環的時脈回復電路更加簡單，並且也能夠適用於高速率。但是，由於在串列資料每次到達邊緣處時都會重新提取回復時脈，因此這種結構的時脈回復電路對串列資料的依賴性很大，當串列資料的資料顫動性較大時，對於提取的回復時脈也會有很大的顫動，甚至可能會引起回復時脈的錯誤，而產生誤碼。
本發明提供了一種時脈回復電路，電路包括：n相位時脈、取樣及邊緣檢測單元、邊緣判斷單元、時脈選擇單元以及資料選擇單元；其中，輸入串列資料與n相位時脈提供的任一相位的時脈的速率比為m；n/m為大於2的自然數，m大於0的自然數。
取樣及邊緣檢測單元包括：第一取樣組、邊緣檢測組以及第二取樣組；第一取樣組包括n個取樣器，第一取樣組中的n個取樣器分別使用n相位時脈提供的n個相位的時脈對輸入串列資料進行取樣。
其中，第一取樣組中的編號為i的取樣器使用的時脈為n相位時脈提供的編號為i的相位時脈，其中0i<n；邊緣檢測 組包括n個邊緣檢測器，n個邊緣檢測器用於檢測第一取樣組取樣的相鄰取樣點的邊緣信息，其中邊緣檢測組中編號為j的邊緣檢測器用於檢測第一取樣組中編號為j的取樣器和編號為(j+1)的取樣器取樣的相鄰取樣點的邊緣信息，其中0j<n-1；邊緣檢測組中編號為n-1的邊緣檢測器用於檢測第一取樣組中編號為n-1的取樣器和編號為0的取樣器取樣的相鄰取樣點的邊緣信息；第二取樣組包括n個取樣器，第二取樣組中的n個取樣器分別對n個邊緣檢測器檢測的邊緣信息進行取樣，其中，第二取樣組中編號為i的取樣器用於對編號為i的邊緣檢測器檢測的邊緣信息進行取樣，其中0i<n。
邊緣判斷單元包括n/m個計數單元，其中，編號為k的計數單元用於對第二取樣組中滿足編號為k+[(n/m)×t]的m個取樣器取樣的邊緣信息之和進行計數，其中，t為從0取到m-1的自然數，當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將n/m個計數單元中的其他計數單元全部禁能或致能，以及輸出有效信號至時脈選擇單元，其中0k<n/m，0s<n/m。
其中，第一取樣組的取樣時脈、第二取樣組的取樣時脈以及各個計數單元的計數時脈均由n相位時脈提供。
時脈選擇單元用於接收到編號為s的計數單元輸出的有效信號後，在n相位時脈提供的n個相位時脈中，提取分別與m個對應時脈組的相位相差最大的m個相位時脈，並將相位相差最大的m個時脈的邏輯和作為回復時脈，其中m個對應時脈組中編號為t的對應時脈組包括編號為s+[(n/m)×t]和編號為 s+[(n/m)×t]+1的兩個相位時脈。
資料選擇單元用於利用時脈選擇單元處理得到的回復時脈對輸入串列資料進行取樣，取樣後的資料為時脈回復電路的回復資料。
其中，在n相位時脈提供的n個相位時脈中，提取與編號為q和編號為q+1的相位時脈相差最大的相位時脈的原則可以為：在n相位時脈提供的n個相位時脈中，當n/m為奇數時，與編號為q的相位時脈的相位相差最大的相位時脈為編號為[q+(n/m+1)/2]/n所求餘數的相位時脈。
當n/m為偶數時，與編號為q的相位時脈的相位相差最大的相位時脈為編號為[q+(n/m)/2]/n所求餘數的或者所求餘數加1的相位時脈。
其中，第二取樣組中編號為i的取樣器用於對編號為i的邊緣檢測器檢測的邊緣信息進行取樣，並且第二取樣組中編號為i的取樣器使用的時脈為n相位時脈提供的編號為i1的相位時脈，編號為i1的相位時脈與編號為i的相位時脈的相位差由第一取樣組中的編號為i的取樣器的取樣時間和編號為i的邊緣檢測器的延遲時間之和決定，其中0i1<n。
其中，編號為k的計數單元使用的時脈為n相位時脈提供滿足編號為k+[(n/m)×t]的m個相位時脈或者滿足編號為k+[(n/m)×t]+1的m個相位時脈。
編號為s的計數單元用於將n/m個計數單元中的其他計數單元全部禁能或致能時還用於保護編號為s的計數單元不被致能或禁能。
各個計數單元的致能接腳為低電位有效，邊緣判斷單元還包括n/m個及閘；各個計數單元與各個及閘一一對應；各個計數單元均連接至除與計數單元對應的及閘外的其他全部及閘的輸入端；各個及閘的輸出端連接至與及閘對應的計數單元的致能致能接腳。
當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元還用於將低電位致能信號輸出至除與編號為s的計數單元對應的及閘外的其他全部及閘的輸入端。
邊緣判斷單元還包括：n/m個或閘；各個或閘與及閘一一對應，各個及閘的輸出端透過與及閘對應的或閘連接至與及閘對應的計數單元的致能接腳。
當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元還用於將高電位保護信號輸出至與編號為s的計數單元對應的及閘所對應的或閘的輸入端。
時脈選擇單元包括n個及閘和一個或閘，其中n相位時脈提供的n個相位時脈與n個及閘的輸入端一一對應連接，n個及閘中編號為u的及閘的輸入端與編號為u的相位時脈對應連接，其中0u<n。
n個及閘中，編號為u的及閘與編號u/(n/m)所求餘數的計數單元相連；n個及閘的輸出端連接至一個或閘的輸入端；一個或閘的輸出端輸出的時脈為回復時脈。
時脈選擇單元還包括兩個反相器；一個或閘的輸出端依次串聯兩個反相器。
其中m=1，邊緣判斷單元包括n個計數單元，其中編號為k的計數單元用於對第二取樣組中編號為k的取樣器取樣的邊緣信息進行計數，並且編號為k的計數單元所使用的取樣時脈為n相位時脈提供的編號為k或編號為k+1的相位時脈，當n個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將n個計數單元中的其他計數單元全部禁能或致能，以及輸出有效信號至時脈選擇單元，其中0k<n，及0s<n。
時脈選擇單元用於接收到編號為s的計數單元輸出的有效信號後，在n相位時脈提供的n個相位時脈中，提取與編號s和編號s+1的相位時脈的相位相差最大的一個相位時脈作為回復時脈。
邊緣檢測器為互斥或閘或者反互斥或閘。
計數單元為計數器或移位器。
電路還包括路徑匹配單元，路徑匹配單元的輸入資料為串列輸入資料；路徑匹配單元的延遲時間與時脈選擇單元的延遲時間相同，則資料選擇單元用於利用時脈選擇單元處理得到的回復時脈對輸入串列資料進行取樣包括：資料選擇單元用於利用時脈選擇單元處理得到的回復時脈對路徑匹配單元的輸出資料進行取樣。
電路還包括暫存器，暫存器的輸入資料為第一取樣組取樣後的資料；暫存器用於對暫存器的輸入資料進行延遲或者濾波。
資料選擇單元還用於對暫存器輸出的資料與時脈選擇單 元處理得到的回復時脈同步對應，則資料選擇單元用於利用時脈選擇單元處理得到的回復時脈對輸入串列資料進行取樣包括：資料選擇單元用於利用時脈選擇單元處理得到的回復時脈對同步後的資料進行取樣。
本發明還提供了一種並列輸出電路，並列輸出電路包括本發明提供的時脈回復電路，以及串列轉並列電路；輸入串列資料輸入至時脈回復電路，串列轉並列電路用於將時脈回復電路的資料選擇單元輸出的回復資料轉換成並列資料輸出。
透過上述技術方案可知，本發明中的時脈回復電路透過n相位時脈提供的n個相位的時脈對輸入串列資料進行空間取樣，將取樣後的資料分別進行邊緣檢測和重新取樣，之後透過計數單元對重新取樣後的資料進行濾波，根據計數單元的計數結果得到串列資料的邊緣位置，從n相位時脈中選取距離邊緣位置最遠的時脈作為回復時脈，最終根據回復時脈得到回復資料。
可以看出，本發明利用時脈回復電路及並列輸出電路，從而能夠實現提取出對串列資料的顫動性依賴性小的回復時脈。本發明中從n相位時脈中提取回復時脈，因此不再透過串列資料每次到達邊緣處時提取回復時脈，因此時脈回復電路對串列資料的依賴性較小，即使串列資料的資料顫動性較大時提取的回復時脈的顫動性也較小。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及 圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。
101‧‧‧n相位時脈
102‧‧‧取樣及邊緣檢測單元
103/501‧‧‧邊緣判斷單元
104/502‧‧‧時脈選擇單元
105/503/802/1002‧‧‧資料選擇單元
1021‧‧‧第一取樣組
1022‧‧‧邊緣檢測組
1023‧‧‧第二取樣組
301‧‧‧計數單元
302‧‧‧及閘
401‧‧‧或閘
801‧‧‧路徑匹配單元
1001‧‧‧暫存器
1101‧‧‧串列轉並列電路
phase‧‧‧相位時脈
com‧‧‧邊緣取樣資料
Rstpul‧‧‧致能信號
Sel‧‧‧有效信號
Rst_protect‧‧‧保護信號
第1圖為本發明提供的時脈回復電路的一實施例的結構示意圖。
第2圖為圖1所示的實施例中的取樣及邊緣檢測單元的結構示意圖。
第3圖為本發明提供的一邊緣判斷單元的結構示意圖。
第4圖為本發明提供的另一邊緣判斷單元的結構示意圖。
第5圖為本發明提供的時脈回復電路的另一實施例的結構示意圖。
第6圖為本發明提供的一時脈選擇電路的結構示意圖。
第7圖為本發明提供的另一時脈選擇電路的結構示意圖。
第8圖為本發明提供的一路徑匹配單元的結構示意圖。
第9圖為本發明提供的時脈回復電路的另一實施例的結構示意圖。
第10圖為本發明提供的時脈回復電路的另一實施例的結構示意圖。
第11圖為本發明提供的並列輸出電路的一實施例的結構示意圖。
時脈回復電路就是負責從串列資料中將回復時脈和回復資料提取出來。而提取回復時脈的原則是提取的回復時脈與串列資料的資料邊緣的相位相差最大。
n相位時脈為一種能夠提供n個等間隔相位的時脈的多 相位時脈。n相位時脈提供的n個相位的時脈的速率相同。在本發明中，為了表述方便，將n相位時脈提供的n個相位的時脈根據相位依次編號為0至編號為n-1的相位時脈，編號相鄰的相位時脈之間的相位相差360°/n。
實施例一。請參閱第1圖，本發明提供了一種時脈回復電路的一實施例，本實施例中，電路包括：n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元103、時脈選擇單元104以及資料選擇單元105。其中，輸入串列資料與n相位時脈101提供的任一相位的時脈信號的速率比為m。當m=1時，輸入串列資料和n相位時脈101的速率相同，此時n相位時脈101為全速率模式。
n相位時脈101通常還可以為半速率、1/3速率、1/4速率等1/m速率模式，因此，m為大於0的自然數。本實施例中，會使用n相位時脈101對輸入串列資料進行空間取樣，n/m為取樣精度。為了滿足取樣定理，需保證n/m為大於2的自然數，並且可見n為m的整數倍。
請參閱第2圖，本實施例中的取樣及邊緣檢測單元102包括：第一取樣組1021、邊緣檢測組1022以及第二取樣組1023。第一取樣組1021包括n個取樣器，第一取樣組1021中的n個取樣器分別使用n相位時脈提供的n個相位時脈phase對輸入串列資料進行取樣。也就是說，第一取樣組1021的取樣時脈由n相位時脈phase提供。
其中，第一取樣組1021中的編號為i的取樣器使用的時脈為n相位時脈提供的編號為i的相位時脈，0i<n，於此，i 並不是固定值，i可以取[0,n)之間任意一自然數。第一取樣組1021中編號為i的取樣器，如第2圖中透過取樣器i表示，編號為i的相位時脈用phase i表示。第一取樣組1021中的取樣器為具有取樣功能的器件可以為正反器。
邊緣檢測組1022包括n個邊緣檢測器，n個邊緣檢測器用於檢測第一取樣組1021取樣的相鄰取樣點的邊緣信息。其中，邊緣檢測組1022中編號為j的邊緣檢測器用於檢測第一取樣組1021中編號為j的取樣器和編號為(j+1)的取樣器取樣的相鄰取樣點的邊緣信息，0<n-1。
於此，j並不是固定值，j可以取[0,n-1)之間任意一自然數。邊緣檢測組1022中編號為n-1的邊緣檢測器用於檢測第一取樣組1021中編號為n-1的取樣器和編號為0的取樣器取樣的相鄰取樣點的邊緣信息。編號為j的邊緣檢測器在第2圖中透過邊緣檢測器j表示。
邊緣檢測器為能夠檢測邊緣信息的器件可以為互斥或閘或者反互斥或閘。編號為n的邊緣檢測器檢測的是第一取樣組1021中編號為n的取樣器和編號為0的取樣器取樣的相鄰取樣點的邊緣信息。
第二取樣組1023包括n個取樣器，第二取樣組1023中的n個取樣器分別對n個邊緣檢測器檢測的邊緣信息進行取樣，其中，第二取樣組1023中編號為i的取樣器用於對編號為i的邊緣檢測器檢測的邊緣信息進行取樣。第二取樣組1023中的取樣器使用的時脈，即第二取樣組1023的取樣時脈，由n相位時脈提供。
舉例而言，第二取樣組中編號為i的取樣器使用的時脈為n相位時脈提供的編號為i1的相位時脈，編號為i1的相位時脈與編號為i的相位時脈的相位差由第一取樣組1021中的編號為i的取樣器的取樣時間和編號為i的邊緣檢測器的延遲時間之和決定，0i1<n。於此，i1並不是固定值，i1可以取[0,n)之間任意一自然數。
第2圖中所示的第二取樣組1023中編號為1的取樣器取樣的相位時脈phase為n相位時脈提供的編號為n-1的相位時脈。然本發明不此為限，實際應用中，也可以使用編號為n-2或者n-3等其他的相位時脈。第二取樣組1023中編號為i的取樣器在第2圖中透過取樣器i表示。第二取樣組1023中編號為i的取樣器輸出邊緣取樣資料com i。第二取樣組1023中的取樣器為具有取樣功能的器件可以為正反器。
邊緣判斷單元103包括n/m個計數單元，其中，編號為k的計數單元用於對第二取樣組1023中滿足編號為k+[(n/m)×t]的m個取樣器取樣的邊緣信息之和進行計數，其中，0t<m，t為從0取到m-1的自然數。這是因為，第一取樣組1021中從編號為0的取樣器開始，每間隔n/m個取樣器取樣的資料都將作為同一個計數單元的輸入資料。於此，n/m決定了過取樣的精度，而m決定了處理的位寬。因此，每一個計數單元都是對具有週期性的相位時脈所擷取到的邊緣信息進行統計。於此，週期時間恰好為一位元串列資料的時間。
各個計數單元的計數時脈由n相位時脈提供可以為：編號為k的計數單元使用的時脈為n相位時脈提供的滿足編號為 k+[(n/m)×t]的m個相位時脈還可以為：編號為k的計數單元使用的時脈為n相位時脈提供的滿足編號為k+[(n/m)×t]+1的m個相位時脈，其中，0t<m，也就是說t為從0取到m-1的自然數。計數單元為計數器、移位器等具有計數功能的器件。
當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將n/m個計數單元中除編號為s的計數單元外的其他計數單元全部禁能或致能，以及輸出有效信號至時脈選擇單元，其中0k<n/m，及0s<n/m。於此，k和s都不是固定值，k和s都可以取[0,n/m)之間任意一自然數。例如，當編號為0的計數單元的計數值達到預設模數時，編號為0的計數單元會將其他的計數單元，即編號為1至n/m-1的計數單元全部致能或者禁能。於此，編號為s的計數單元可以保持其他計數單元一直處於禁能或致能狀態直至收到重置信號。
其中，當有兩個或者兩個以上的計數單元同時達到預設模數時，兩個或兩個以上的計數單元之間可以不進行致能或禁能，只對除了兩個或兩個以上的計數單元外的其他計數單元致能或禁能。於此，預設模數可以根據輸入串列資料的顫動性進行設定。如果輸入串列資料的顫動性過大，預設模值可以變大一些，統計更多的信息以作準確的判斷。其實預設模值直接影響了整個時脈回復電路的鎖定時間和追蹤資料的帶寬，當然預設模值不能大到使得時脈回復電路的追蹤資料的帶寬過小，最終使得調頻追蹤特性失效。
時脈選擇單元104用於接收到編號為s的計數單元輸出 的有效信號後，在n相位時脈提供的n個相位時脈中，提取分別與m個對應時脈組的相位相差最大的m個相位時脈，並將相位相差最大的m個相位時脈的邏輯和作為回復時脈，其中，m個對應時脈組中編號為t的對應時脈組包括編號為s+(n/m)×t和編號為s+[(n/m)×t]+1的兩個相位時脈。於此相位相差最大的m個相位時脈為具有週期性的相位時脈。於此，編號為[s+(n/m)t]和編號為[s+(n/m)t+1]的相位時脈為取樣資料邊緣的兩個相位時脈。
例如，當s=0，及m=2並且n=8時，則有[s+(n/m)]×t=4t，則編號為0的對應時脈組包括編號為0和編號為1的相位時脈，則編號為1的對應時脈組包括編號為4和編號為5的相位時脈。則時脈選擇單元104接收到編號為0的計數單元輸出的有效信號後，在n相位時脈提供的n個相位時脈中，提取與編號為0和編號1的相位時脈的相位相差最大的一個相位時脈，以及與編號為0和編號為1的相位時脈的相位相差最大的相位時脈為編號為2或者編號為3的相位時脈，與編號為4和編號為5的相位時脈的相位相差最大的相位時脈為編號為6或者編號為7的相位時脈。而編號為2的相位時脈與編號為6的相位時脈屬具有週期性的相位時脈，編號為3的相位時脈與編號為7的相位時脈也屬具有週期性的相位時脈。如果選擇其中具有週期性的相位時脈2及6，它們的全部相位時脈之邏輯和將作為回復時脈。如果計數器0和1同時達到預設模數，則同時選擇上述具有週期性的相位時脈2和6，還有3和7。此時，2和3同時被選中，它們的邏輯和作為回復時脈，只是這個回復時 脈的占空比有所變化，6和7同時被選中的結果也同樣帶來上述的變化。
資料選擇單元105用於利用時脈選擇單元104處理得到的回復時脈對輸入串列資料進行取樣，取樣後的資料為時脈回復電路的回復資料。
透過上述技術方案可知，本實施例中時脈回復電路透過n相位時脈101提供的n個相位的時脈對輸入串列資料進行空間取樣，將取樣後的資料分別進行邊緣檢測和重新取樣，之後透過計數單元對重新取樣後的資料進行濾波，根據計數單元的計數結果得到串列資料的邊緣位置，從n相位時脈中選取距離邊緣位置最遠的時脈作為回復時脈，之後根據回復時脈得到回復資料。可以看出，本實施例中從n相位時脈中提取回復時脈，因此不再透過串列資料每次到達邊緣處時提取回復時脈，因此本實施例中的時脈回復電路對串列資料的依賴性較小，即使串列資料的資料顫動性較大時提取的回復時脈的顫動性也較小。
在本實施例中，在n相位時脈提供的n個相位時脈中，資料時脈速率比m為大於0的自然數，n/m為大於2的自然數，於此，編號為q和q+1的相位時脈為取樣資料邊緣的兩個相位時脈。在n相位時脈提供的n個相位時脈中，提取與編號為q和編號為q+1的相位時脈相差最大的相位時脈的原則可以為：當n/m為奇數時，與編號為q的相位時脈的相位相差最大的相位時脈為編號為[q+(n/m+1)/2]/n所求餘數的相位時脈。
當n/m為偶數時，與編號為q的相位時脈的相位相差最 大的相位時脈為編號為[q+(n/m)/2]/n所求餘數的或者所求餘數加1的相位時脈。
在本實施例中，邊緣判斷單元103包括n/m個計數單元，當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將n/m個計數單元中的其他計數單元全部禁能或致能，以及輸出有效信號至時脈選擇單元。詳言之，邊緣判斷單元103中的各個計數單元可以透過邏輯閘器件與其他計數單元的致能接腳或者致能端相連，當其中一個計數單元的計數值到達預設模數時，則使得邏輯閘器件輸出致能信號至其他計數單元的致能接腳，或輸出禁能信號至其他計數單元的致能端。其中，邏輯閘器件的類型由計數單元計數值到達預設模數後輸出的電位信號的類型，以及致能接腳和致能端的電位有效類型決定。下面透過一個例子加以說明。
第3圖所示的邊緣判斷單元包括n/m個計數單元301和n/m個及閘302。其中，編號為k的計數單元用於對第二取樣組中滿足編號為k+[(n/m)×t]的m個取樣器取樣的邊緣信息之和進行計數，其中，0t<m，也就是說t為從0取到m-1的自然數。編號為k的計數單元的輸入資料為第二取樣組中滿足編號為k+[(n/m)×t]的m個取樣器取樣的資料。
其中，各個計算單元均設置有相同的預設模數，當計數單元s達到預設模數時，計數單元s輸出低電位的致能信號Rstpul<s>和高電位的有效信號Sel<s>。計數單元的致能接腳為低電位有效。其中，0s<n/m。
在第3圖中，各個計數單元與各個及閘一一對應，於此， 編號為s的計數單元(第3圖中用計數單元s表示)與編號為s的及閘(第3圖中用及閘s表示)對應。各個計數單元均連接至除了與計數單元對應的及閘外的其他全部及閘的輸入端；各個及閘的輸出端連接至與及閘對應的計數單元的致能接腳。換句話說，對於一個計數單元對應的及閘來說，及閘的輸入端與其他所有計數單元相連。例如，計數單元0連接至除了編號0對應的及閘外的其他全部及閘的輸入端，即連接至編號1至編號(n/m)-1的及閘的輸入端，編號為0的及閘的輸出端連接至編號為0的計數單元的致能接腳。
當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將低電位致能信號輸出至除了與編號為s的計數單元對應的及閘外的其他全部及閘的輸入端，此時除了與編號為s的計數單元對應的及閘外的其他全部及閘均輸出低電位，由於計數單元為低電位有效，因此編號為s的計數單元將除了編號為s的計數單元外的其他計數單元全部致能。
於此，各個計數單元的計數時脈由n相位時脈提供，也就是說，編號為k的計數單元使用的時脈為n相位時脈提供的滿足編號為k+[(n/m)×t]的m個相位時脈。例如，編號為0的計數單元使用的時脈為n相位時脈提供的滿足編號為(n/m)×t的m個相位時脈。其中，0t<m，即t從0取到m。
本實施例中，編號為s的計數單元用於將n/m個計數單元中的其他計數單元全部禁能或致能時還可以用於保護編號為s的計數單元不被致能或禁能。換言之，可以透過邏輯閘保證當 計數單元輸出有效信號時，同時輸出保護信號至計數單元的致能接腳或致能端。下面透過一個例子加以說明。
第4圖所示的邊緣判斷單元包括n/m個計數單元301、n/m個及閘302和n/m個或閘401。其中各個計數單元301均設置有相同的預設模數，當計數單元s達到預設模數時，計數單元s輸出低電位的致能信號Rstpul<s>、高電位的有效信號Sel<s>以及高電位的保護信號Rst_protect<s>。計數單元的致能接腳為低電位有效。其中，0s<n/m。
在第4圖中，各個計數單元與各個及閘一一對應，於此，編號為s的計數單元(第4圖中用計數單元s表示)與編號為s的及閘(第4圖中用及閘s表示)對應。各個或閘與及閘一一對應，編號為s的及閘與編號為s的或閘(第4圖中用或閘s表示)對應。各個計數單元均連接至除與計數單元對應的及閘外的其他全部及閘的輸入端；各個及閘的輸出端透過與及閘對應的或閘連接至與及閘對應的計數單元的致能接腳。例如，計數單元0連接至除了編號0對應的及閘外的其他全部及閘的輸入端，即連接至編號1至編號(n/m)-1的及閘的輸入端，編號為0的及閘的輸出端透過編號為0的或閘連接至編號為0的計數單元的致能接腳。
當n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將低電位致能信號輸出至除了與編號為s的計數單元對應的及閘外的其他全部及閘的輸入端，以及將高電位保護信號輸出至與編號為s的計數單元對應的及閘所對應的或閘的輸入端；此時除了與編號為s的計 數單元對應的及閘外的其他全部及閘均輸出低電位，編號為s的計數單元對應的及閘輸出高電位，由於計數單元為低電位有效，因此編號為s的計數單元將除了編號為s的計數單元外的其他計數單元全部致能並且包含自身不被致能。
在本實施例中，時脈選擇單元用於接收到編號為s的計數單元輸出的有效信號後，在n相位時脈提供的n個相位時脈中，提取分別與m個對應時脈組的相位相差最大的m個相位時脈，並將相位相差最大的m個時脈的邏輯和作為回復時脈，其中，m個對應時脈組中編號為t的對應時脈組，包括編號為[s+(n/m)]×t和編號為[s+(n/m)]×t+1的兩個相位時脈。在一些實施例中，時脈選擇電路可以由多個邏輯閘器件組成，下面透過一個例子加以說明。
時脈選擇單元104包括n個及閘和一個或閘，其中n相位時脈101提供的n個相位時脈與時脈選擇電路中的n個及閘的輸入端一一對應連接，一個計數單元與時脈選擇單元104中的m個及閘相連，其中，編號為u的及閘與u/(n/m)所求餘數的計數單元相連。n個及閘透過與計數單元連接端接收計數單元輸出的有效信號。n個及閘的輸出端連接至一個或閘的輸入端；一個或閘的輸出端輸出的時脈為回復時脈。可以看出，時脈回復電路透過n個及閘和一個或閘將相位相差最大的m個時脈的邏輯和作為回復時脈。在一些實施例中，一個或閘的輸出端還可以依次串聯兩個反相器，用於增加驅動能力。
在下面一個實施例中，以m=1，即n相位時脈為全速率模式為例的時脈回復電路加以說明。
實施例二。第5圖為本發明提供的時脈回復電路的另一實施例，於此，電路包括：n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元501、時脈選擇單元502以及資料選擇單元503。其中，m=1，也就是說輸入串列資料和n相位時脈的速率相同，即n相位時脈為全速率模式。
其中，取樣及邊緣檢測單元102如第2圖所示，與實施例一中的取樣及邊緣檢測單元102的結構和功能均相同，因此不再贅述。
於此，邊緣判斷單元501包括n個計數單元，其中，編號為k的計數單元用於對第二取樣組中編號為k的取樣器取樣的邊緣信息進行計數，並且編號為k的計數單元使用的時脈為n相位時脈提供的編號為k或者編號為k+1的相位時脈。當n個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將n個計數單元中的其他計數單元全部禁能或致能，以及輸出有效信號至時脈選擇單元，還可以保護編號為s的計數單元不被致能或禁能。
其中，0k<n，及0s<n。例如，當編號為0的計數單元計數值達到預設模數，例如3時，編號為0的計數單元會將其他的計數單元，即編號為1至n-1的計數單元全部致能或者禁能。於此，編號為s的計數單元可以保持其他計數單元一直處於禁能或致能狀態直至收到重置信號。
在一些實施例中，當有兩個或者兩個以上的計數單元同時達到預設模數時，兩個或兩個以上的計數單元之間可以不進行致能或禁能，只對除兩個或兩個以上外的其他計數單元致能 或禁能。
時脈選擇單元(圖中未顯示)用於接收到編號為s的計數單元輸出的有效信號後，將n相位時脈提供的n個相位時脈中與編號為s和編號為s+1的相位時脈的相位相差最大的一個相位時脈作為回復時脈。例如，當s=0，n=8時，時脈選擇單元接收到編號為0的計數單元輸出的有效信號後，選擇n相位時脈提供的n個相位時脈中與編號為0和編號1的相位時脈的相位相差最大的相位時脈，對於n=8來說的n相位時脈中，與編號為0和編號為1的相位時脈的相位相差最大的相位時脈為編號為4或者編號為5的相位時脈，因此時脈選擇電路將編號為4或者編號為5的相位時脈作為回復時脈。
在一些實施例中，當時脈選擇單元接收到兩個或兩個以上的計數單元輸出的有效信號後，可以最終選擇兩個相位時脈的邏輯和作為回復時脈。
在一些實施例中，時脈選擇電路可以由多個邏輯閘組成。下面舉例說明。
在此實施例中，當n=8時，時脈選擇電路可以採用第6圖或者第7圖所示的結構。第6圖所示的時脈選擇電路包括8個及閘和一個或閘，其中8個及閘分別編號為及閘0至及閘7。其中，及閘0的兩個輸入端為8相位時脈提供的編號為4的相位時脈phase4，以及編號為0的計數單元輸出的有效信號Sel0的端口，及閘1的兩個輸入端為8相位時脈提供的編號為5的相位時脈phase5，以及編號為1的計數單元輸出的有效信號Sel1的端口，以此類推，及閘7的兩個輸入端為8相位時脈提供的 編號為3的相位時脈phase3，以及編號為7的計數單元輸出的有效信號Sel7的端口。於此，8個及閘的輸出端連接一個或閘的輸入端，並一個或閘的輸出端輸出回復時脈。
第7圖所示的時脈選擇電路包括13個反及閘和2個反或閘，分別編號為反及閘0至反及閘12，以及反或閘0和反或閘1。於此，第7圖所示的時脈選擇電路所實現的功能與第6圖所示的時脈選擇電路一致，區別在於使用的是不同的邏輯閘。
其中，反及閘0的兩個輸入端為8相位時脈提供的編號為4的相位時脈phase4，以及編號為0的計數單元輸出的有效信號Sel0的端口，以此類推，反及閘7的兩個輸入端為8相位時脈提供的編號為3的相位時脈phase3，以及編號為7的計數單元輸出的有效信號Sel7的端口。反及閘8的輸入端為反及閘0和反及閘1的輸出端，反及閘9的輸入端為反及閘2和反及閘3的輸出端，反及閘10的輸入端為反及閘4和反及閘5的輸出端，反及閘11的輸入端為反及閘6和反及閘7的輸出端。反或閘0的輸入端為反及閘8和反及閘9的輸出端。反或閘1的輸入端為反及閘10和反及閘11的輸出端。反及閘12的輸入端為反或閘0和反或閘1的輸出端。
資料選擇單元503用於利用時脈選擇單元104提取的回復時脈對輸入串列資料進行取樣，取樣後的資料為時脈回復電路的回復資料。
實施例三。第8圖為本發明提供的時脈回復電路的另一實施例，此實施例中，電路包括：n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元103、時脈選擇單元104以及路徑 匹配單元801、資料選擇單元802。
其中，n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元103以及時脈選擇單元104的結構和功能係與實施例一相同，因此不再贅述。
路徑匹配單元801的輸入資料為輸入串列資料。路徑匹配單元801的延遲時間與時脈選擇單元104的延遲時間相同。基此，路徑匹配電路801可以與時脈選擇單元104的邏輯閘一致，從而以不需要測試延遲時間的方式保證與時脈選擇單元的延遲時間一致。
資料選擇單元802用於利用時脈選擇單元104提取得到的回復時脈對路徑匹配單元801的輸出資料進行取樣，取樣後的資料為時脈回復電路的回復資料。
於此，若n=8，及m=1，並且時脈回復電路採用如第7圖所示的時脈選擇電路時，則路徑匹配電路可以採用第9圖所示的結構以保證路徑匹配電路與第7圖所示的時脈回復電路的邏輯閘一致。第9圖中所示的路徑匹配電路包括3個反及閘、1個反或閘。其中，3個反及閘均有一個輸入端為高電位，反或閘的一個輸入端為低電位。若第7圖所示的時脈選擇電路的反及閘12之後還串聯有兩個反相器時，第9圖中的路徑匹配單元之後也串聯兩個反相器。
實施例四。第10圖為本發明提供的時脈回復電路的另一實施例，電路包括：n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元103、時脈選擇單元104、資料選擇單元1002以及暫存器1001。
其中，n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元103和時脈選擇單元104的結構和功能係與實施例一相同，因此不再贅述。
暫存器1001的輸入資料為第一取樣組取樣後的資料；暫存器用於對暫存器的輸入資料進行延遲或者濾波。
資料選擇單元1002用於對暫存器1001輸出的資料與時脈選擇單元104處理得到的回復時脈同步對應，並且利用時脈選擇單元104處理得到的回復時脈對同步後的資料進行取樣，取樣後的資料為時脈回復電路的回復資料。
其中，資料選擇單元1002對暫存器1001輸出的資料與時脈選擇單元104處理得到的回復時脈同步對應可以為根據回復時脈對暫存器1001輸出的資料進行選擇，選擇資料的原則是所選資料的邊緣和所選擇的回復時脈邊緣距離最遠。在電路上實現可以是透過與時脈選擇單元104相同的結構的多工器，並且多工器與邊緣判斷單元相連的連接方式與時脈選擇單元104與邊緣判斷單元103的連接方式相同。這樣，暫存器1001的輸出資料經過與時脈選擇單元104相同的結構的多工器後的邏輯和係作為資料選擇單元的取樣資料。
實施例五。第11圖為本發明提供的並列輸出電路的一實施例，並列輸出電路包括：時脈回復電路，以及串列轉並列電路1101。其中，時脈回復電路包括n相位時脈101、取樣及邊緣檢測單元102、邊緣判斷單元103、時脈選擇單元104以及資料選擇單元105。
其中，n相位時脈101、取樣及邊緣檢測單元102、邊緣 判斷單元103和時脈選擇單元104以及資料選擇單元105的結構和功能係與實施例一均相同，因此不再贅述。此外，本實施例中的時脈回復電路還可以為本發明任一實施例提供的時脈回復電路。
輸入串列資料輸入至時脈回復電路，串列轉並列電路1101用於將時脈回復電路的資料選擇單元105輸出的回復資料轉換成並列資料輸出。實際上，時脈回復電路的資料選擇單元還可以為串列轉並列電路中的第一級電路。
以上僅是本發明的優選實施方式，應當指出，對於本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
101‧‧‧n相位時脈
102‧‧‧取樣及邊緣檢測單元
103‧‧‧邊緣判斷單元
104‧‧‧時脈選擇單元
105‧‧‧資料選擇單元

Claims (15)

  1. 一種時脈回復電路，包括：一n相位時脈、一取樣及邊緣檢測單元、一邊緣判斷單元、一時脈選擇單元，及一資料選擇單元，其中輸入一串列資料與該n相位時脈提供的任一相位的時脈的速率比為m，n/m為大於2的自然數，m為大於0的自然數；該取樣及邊緣檢測單元包括：一第一取樣組、一邊緣檢測組，及一第二取樣組；該第一取樣組包括一n個取樣器，該第一取樣組中的該n個取樣器分別使用該n相位時脈提供的n個相位的時脈對輸入該串列資料進行取樣；其中，該第一取樣組中的編號為i的取樣器使用的時脈為該n相位時脈提供的編號為i的相位時脈，其中0i<n；該邊緣檢測組包括一n個邊緣檢測器，該n個邊緣檢測器用於檢測該第一取樣組取樣的相鄰取樣點的邊緣信息；其中，該邊緣檢測組中編號為j的邊緣檢測器用於檢測該第一取樣組中編號為j的取樣器和編號為(j+1)的取樣器取樣的相鄰取樣點的邊緣信息，其中0<n-1，該邊緣檢測組中編號為n-1的邊緣檢測器用於檢測該第一取樣組中編號為n-1的取樣器和編號為0的取樣器取樣的相鄰取樣點的邊緣信息；該第二取樣組包括該n個取樣器，該第二取樣組中的該n個取樣器分別對該n個邊緣檢測器檢測的邊緣信息進行取樣；其中，該第二取樣組中編號為i的取樣器用於對編號為i的邊緣檢測器檢測的邊緣信息進行取樣，其中0i<n； 該邊緣判斷單元包括一n/m個計數單元，其中編號為k的計數單元用於對該第二取樣組中滿足編號為k+[(n/m)×t]的m個取樣器取樣的邊緣信息之和進行計數，其中t為從0取到m-1的自然數，當該n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將該n/m個計數單元中的其他計數單元全部禁能或致能，以及輸出有效信號至該時脈選擇單元，其中0k<n/m，及0s<n/m；其中，該第一取樣組的取樣時脈、該第二取樣組的取樣時脈，及各個計數單元的計數時脈由該n相位時脈提供；該時脈選擇單元用於接收到編號為s的計數單元輸出的有效信號後，在該n相位時脈提供的n個相位時脈中，提取分別與m個對應時脈組的相位相差最大的m個相位時脈，並將相位相差最大的m個相位時脈的邏輯和作為回復時脈，其中m個對應時脈組中編號為t的對應時脈組包括編號為s+[(n/m)×t]和編號為s+[(n/m)×t]+1的兩個相位時脈；該資料選擇單元用於利用該時脈選擇單元處理得到的回復時脈對輸入該串列資料進行取樣，取樣後的資料為該時脈回復電路的回復資料。
  2. 如請求項1之時脈回復電路，其中該n相位時脈提供的n個相位時脈中，提取與編號為q和編號為q+1的相位時脈相差最大的相位時脈係為：在該n相位時脈提供的n個相位時脈中，當n/m為奇數時，與編號為q的相位時脈的相位相差最大的相位時脈為編號為[q+(n/m+1)/2]/n所求餘數的相位時脈，當n/m為偶數時，與編號為q的相位時脈的相位相差最大的相位時脈為編號為[q+(n/m)/2]/n所求餘數的或者所求餘數加1的相位時脈，其中q為大於0的自然數。
  3. 如請求項1之時脈回復電路，其中該第二取樣組中編號為i的取樣器 用於對編號為i的邊緣檢測器檢測的邊緣信息進行取樣，並且該第二取樣組中編號為i的取樣器使用的時脈為該n相位時脈提供的編號為i1的相位時脈，編號為i1的相位時脈與編號為i的相位時脈的相位差由該第一取樣組中的編號為i的取樣器的取樣時間和編號為i的邊緣檢測器的延遲時間之和決定，其中0i1<n。
  4. 如請求項1之時脈回復電路，其中編號為k的計數單元使用的時脈為該n相位時脈提供滿足編號為k+[(n/m)×t]的m個相位時脈或者滿足編號為k+[(n/m)×t]+1的m個相位時脈。
  5. 如請求項1之時脈回復電路，其中編號為s的計數單元用於將該n/m個計數單元中的其他計數單元全部禁能或致能時，還用於保護編號為s的計數單元不被致能或禁能。
  6. 如請求項1之時脈回復電路，其中每一該計數單元的致能致能接腳為低電位有效，該邊緣判斷單元還包括：一n/m個及閘，各個計數單元與各個及閘一一對應，各個計數單元均連接至除與計數單元對應的及閘外的其他全部及閘的輸入端，各個及閘的輸出端連接至與及閘對應的計數單元的致能致能接腳；其中，當該n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元還用於將低電位致能信號輸出至除與編號為s的計數單元對應的及閘外的其他全部及閘的輸入端。
  7. 如請求項1之時脈回復電路，該邊緣判斷單元還包括：一n/m個或閘，各該或閘與及閘一一對應，各個及閘的輸出端透過與及閘對應的或閘連接至與及閘對應的計數單元的致能致能接腳；其中，當該n/m個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元還用於將高電位保護信號輸出至與編號 為s的計數單元對應的及閘所對應的或閘的輸入端。
  8. 如請求項1之時脈回復電路，該時脈選擇單元包括：一n個及閘和一或閘，其中該n相位時脈提供的n個相位時脈與該n個及閘的輸入端一一對應連接，該n個及閘中編號為u的及閘的輸入端與編號為u的相位時脈對應連接，其中0u<n；其中，該n個及閘中，編號為u的及閘與編號u/(n/m)所求餘數的計數單元相連，該n個及閘的輸出端連接至該或閘的輸入端，該或閘的輸出端輸出的時脈為回復時脈。
  9. 如請求項1之時脈回復電路，該時脈選擇單元還包括一反相器；一或閘的輸出端依次串聯該反相器。
  10. 如請求項1之時脈回復電路，其中m=1，該邊緣判斷單元包括：一n個計數單元，其中編號為k的計數單元用於對該第二取樣組中編號為k的取樣器取樣的邊緣信息進行計數，並且編號為k的計數單元所使用的取樣時脈為該n相位時脈提供的編號為k或編號為k+1的相位時脈，當該n個計數單元中編號為s的計數單元的計數值達到預設模數時，編號為s的計數單元用於將該n個計數單元中的其他計數單元全部禁能或致能，以及輸出有效信號至該時脈選擇單元，其中，0k<n，及0s<n；其中，該時脈選擇單元用於接收到編號為s的計數單元輸出的有效信號後，在該n相位時脈提供的n個相位時脈中，提取與編號s和編號s+1的相位時脈的相位相差最大的一個相位時脈作為回復時脈。
  11. 如請求項1之時脈回復電路，該n個邊緣檢測器之一為互斥或閘或者反互斥或閘。
  12. 如請求項1之時脈回復電路，計數單元為計數器或移位器。
  13. 如請求項1之時脈回復電路，更包括：一路徑匹配單元，該路徑匹配單元的輸入資料為該串列資料；其中，該路徑匹配單元的延遲時間與該時脈選擇單元的延遲時間相同，則該資料選擇單元用於利用該時脈選擇單元處理得到的回復時脈對輸入該串列資料進行取樣，包括：該資料選擇單元用於利用該時脈選擇單元處理得到的回復時脈對該路徑匹配單元的輸出資料進行取樣。
  14. 如請求項1之時脈回復電路，更包括：一暫存器，該暫存器的輸入資料為該第一取樣組取樣後的資料，該暫存器用於對該暫存器的輸入資料進行延遲或者濾波；其中，該資料選擇單元用於對該暫存器輸出的資料與該時脈選擇單元處理得到的回復時脈同步對應，及該資料選擇單元用於利用該時脈選擇單元處理得到的回復時脈對輸入該串列資料進行取樣，包括：該資料選擇單元用於利用該時脈選擇單元處理得到的回復時脈對同步後的資料進行取樣。
  15. 一種並列輸出電路，包括：一串列轉並列電路；如請求項1至14任一項之時脈回復電路；及一串列資料，輸入至該時脈回復電路，該串列轉並列電路用於將該時脈回復電路的該資料選擇單元輸出的回復資料轉換成並列資料輸出。
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