CN102857220A - Usb2.0高速模式的串行时钟恢复电路 - Google Patents

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Abstract

本发明所设计电路满足USB2.0的速度要求，在异步串行接口接受端广泛使用，具有容忍数据抖动范围大，锁定时间快等特点。本发明描述的实施方法，已经在0.13um、0.35um工艺流片并验证，功耗和面积以及性能有明显优势。对本发明的侵权，一般可以对其实施电路的分析来判断，在无法得到其电路的情况下，可以对其芯片进行解剖、拍照的反向分析方法来判断。可能侵权的机构包括各种有厂、无厂的芯片设计公司，研究机构、学校等。

Description

USB2.0高速模式的串行时钟恢复电路
一.技术领域
这个发明主要应用于集成电路及信号采样领域，特别是对于异步串行信号通讯领域的接收端中的数据时钟再回复，适合中低速率。
二.技术背景
在串行数据通信传输中，收发电路负责将内部并行数据与外部串行数据进行转换，因而一般是数据通路上工作速率最高的部分。在发送端，电路利用高速时钟采样的原理，将并行数据中的位数据逐个送到传输介质上，实现并行到串行的转换。而在接收端，发送方与接收方没有共享的时钟信号进行数据的同步，接收方在收到数据后，需要从接收到的数据流中恢复出时钟信号以实现同步操作，时钟和数据恢复(Clock and Data Recovery，CDR)电路负责将串行数据中的时钟提取出来，并利用这个时钟对串行信号采样生成数字信号。后级的串-并转换电路再利用恢复出来的时钟信号和采样得到的数据，将数据从串行转换为并行，同时还可以判断串行数据的特征码型，实现字节同步。一般而言，当串行信号在发送端出现在介质上时，特性比较理想。而由于信道的低通特性，当数据经过传输介质到达接收器的时候，幅度将会衰减，并且叠加上了外界的噪声和干扰。接收端为了从串行的数据中提取出数据，必须选择最佳时刻对数据采样和判决，将信号转化为数字信号。此时的输入数据必须具有最大的幅度，以保证产生误码的几率最小。由此可见，设计实现高性能的串行数据收发电路的主要困难集中于高速高性能的时钟数据恢复电路的设计。设计一个高性能的高速时钟数据恢复电路在对串行数据传输速度要求不断增加的今天显得尤为重要。
通常有两种方法用来实现CDR，锁相环法(PLL，Phase-Locked Loop)和过采样(Oversampling)。锁相环法是通过反馈环路将接收端的时钟沿与从输入数据位流中检测到的边沿对齐，从而提取时钟并用提取的时钟采样数据位流来恢复数据。过采样法则是以本地高于系统速率几倍的采样速率在一个数据位宽度内采样多次，然后再根据某种判决算法从多次采样的数据中恢复出正确的时钟和数据。两者根本的区别在于PLL试图在数据位时间间隔内最优化的一点上采样数据，而过采样法则是通过随机的等距离多次采样来获得额外的数据信息，以做进一步处理。过采样法可以分为两种：一种是用几倍于发送时钟频率的本地参考时钟对数据位流采样，可以叫时间过采样；另一种是用本地产生的多相时钟对数据位流采样，也叫空间过采样，其采样倍数取决于相位差。显然，后者更适用于高速率的接收端。
三.发明内容
为实现USB2.0系统的高速模式下的时钟数据(480Mbps)恢复，还有满足高速模式下的特别快速锁定时间的要求，本发明采用了空间过采样技术(Oversampling)，使用了8倍的采样率，最终实现了容忍数据3/8T的抖动范围，锁定时间小于8bit(高速模式)。所发明的电路组成：采样电路及边沿检测；多数投票判决电路；时钟选择；串行转并行电路。
四.附图说明
图1是USB2.0时钟数据恢复电路的示意图，所采用的技术是过采样技术，原理是在一个时钟周期内，使用8个phase对一个串行数据采样8次，然后相邻的phase采样的结果两两异或比较，再通过统计决定出数据边沿所处最多的phase时钟的位置，然后选择出距数据边沿最远的时钟作为重定时时钟。
图2是本专利提出的一种采样电路及边沿检测(sampler and edge detector)的方法。先用8路触发器和8路时钟采样数据，采样的结果异或后再换用间隔7个phase的时钟去抓取数据，此时的结果即代表了数据边沿发生的位置所在。本专利不仅仅限于此方法，有相关知识的工程人员可以设计出其他类似的实现方法，但都属于本专利包含内容。
图3是本专利提出的一种多数投票判决电路的实现方法，本专利不仅仅限于此方法，有相关知识的工程人员可以设计出其他类似的实现方法，但都属于本专利包含内容。本实现方法是将边沿所在的位置信息累加起来，通过多数投票的原理，自发地产生采到数据边沿最多的时钟信息，同时其他时钟采集到的数据边沿信息不管多少将会被复位，而采集到的数据边沿最多的信息将继续保持，以等待其他时钟获取数据边沿最多的情况到来。
图4是本专利提出的一种解决数据边沿跨骑多个时钟问题的实现方法，本专利不仅仅限于此方法，有相关知识的工程人员可以设计出其他类似的实现方法，但都属于本专利包含内容。本实现方法是针对有多个(3个以内)的时钟同时统计到数据边沿最多的信息(如不进行处理，则会出现丢掉时钟，造成时钟恢复失败)时，将产生的复位信号处理后如图4所示，产生一个保护自身不被复位的保护信号，此时的信息不会被复位，时钟不会丢失。
图5是本专利提出的一种多路时钟选择的方法，本专利不仅仅限于此方法，有相关知识的工程人员可以设计出其他类似的实现方法，但都属于本专利包含内容。本实现方法是将通过使用与非门结构，将选择信号和时钟同时接到与非门输入端，此时的选择信号有点类似独热码，因此时钟的路径将会大大减少，进一步提高了快速锁定时间。
图6是本专利使用的路径匹配电路，由于在多路时钟选择的电路中增加了时钟路径，所以在数据路径上必须加上相同的路径延迟，有利于恢复出的时钟与处理后的数据对齐，也增加了数据抖动的容忍范围。
图7是本专利使用的串并转换电路，由于FIFO的速度限制，480M的高速数据和时钟必须转换为并行数据和并行时钟，降低了FIFO设计难度。
五.具体实施方式
本专利实施按照第三条的内容，所设计电路满足USB2.0的速度要求，具体如图2、3、4、5的示意说明，本专利描述的实施方法，已经在0.13um、0.35um工艺流片并验证，功耗和面积以及性能有明显优势。
对本专利的侵权，一般可以对其实施电路的分析来判断，在无法得到其电路的情况下，可以对其芯片进行解剖、拍照的反向分析方法来判断。可能侵权的机构包括各种有厂、无厂的芯片设计公司，研究机构、学校等。

Claims (6)

1.一个采样电路及边沿检测(sampler and edge detector)的架构，包括用8路触发器和8路时钟采样数据，采样的结果异或后再换用间隔7个phase(不限几个，足够即可)的时钟去抓取数据。
2.一个多数投票判决电路的实现结构，包括所使用的计数器结构，复位电路结构。
3.一个解决数据边沿跨骑多个时钟问题的电路结构。
4.第一条描述的电路，在不同工艺上的应用，包括0.35um、0.13um。
5.第二条描述的电路，在不同工艺上的应用，包括0.35um、0.13um。
6.第三条描述的电路，在不同工艺上的应用，包括0.35um、0.13um。
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