CN103944583B - SerDes中高速串行信号的并行化处理方法及装置 - Google Patents

Abstract

本发明公开一种SerDes中高速串行信号的并行化处理方法及装置，该方法步骤为：(1)以输入信号频率进行分频后的8相时钟作为采样时钟，控制对高速串行信号进行采样，进行相位调整及锁存后得到8路采样数据；2)以2相采样时钟作为移位时钟，在移位时钟的控制下对8路采样数据进行串行移位，串行输出每路数据；3)将2相采样时钟进行分频后得到慢速装配时钟，控制对8路串行数据进行取样，并行输出每路数据，进行相位调整后同步输出；该装置包括与方法对应的高速采样模块、快速串行移位模块以及慢速装配模块。本发明具有实现方法简单、能够实现高速串行信号的高速采样以及采样后的并行化处理、执行效率高的优点。

Description

SerDes中高速串行信号的并行化处理方法及装置

技术领域

本发明涉及高速串口互连技术中的SerDes技术领域，尤其涉及一种SerDes中数据并行化装配的方法及装置。

背景技术

随着集成电路技术的飞速发展，计算或通信平台的互连对数据传输速率的要求越来越高，总线性能已成为制约系统性能发挥的瓶颈。近几年推出的RapidIO、PCIe、Hypertransport以及InfiniBand等总线专用来互连诸如计算和通信平台应用中的外围设备，为互连设备提供高速、高性能、点对点、全双工、差动信号链路的I/O串行总线，具有广阔的应用前景。要实现这些串行协议标准，都离不开关键的SerDes技术。SerDes就是串行解串的意思，在信源端对待发送的数据以低速并行的方式进行编码(如8B/10B编码等)，再以高速串行的方式将数据发出；在接收端，对高速串行信号进行采样，再装配成低速并行的方式供后续模块处理。

在高速串行信号经采样处理后，将其装配成低速并行信号是SerDes技术中一项关键技术。对异步时钟域不同位宽的信号对接常用的方法包括基于FIFO的方法、异步握手信号对接法和同步器法等，然而这些方法都并不适用于高速串行信号的并行化处理。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种实现方法简单、成本低廉、能够实现高速串行信号的高速采样以及高速采样后的并行化处理、且执行效率高的SerDes中高速串行信号的并行化处理方法及装置。

为解决上述技术问题，本发明提出的技术方案为：

一种SerDes中高速串行信号的并行化处理方法，步骤为：

(1)高速采样：以输入信号频率进行分频后的8相时钟作为采样时钟且每相邻两相采样时钟间隔45度，在每相采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；对8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据；

(2)快速串行移位：以2相采样时钟作为移位时钟，在移位时钟的控制下对所述步骤(1)得到的8路采样数据进行串行移位，串行输出每路数据中的每一位，得到8路串行数据；

(3)慢速装配：将2相采样时钟进行分频后得到慢速装配时钟，在慢速装配时钟的控制下对所述步骤(2)得到的8路串行数据进行取样，并行输出每路数据中的每一位，得到8路并行数据并进行相位调整后同步输出。

作为本发明方法的进一步改进：所述步骤(1)中采样时钟频率为输入信号频率的四分频，所述步骤(3)中将采样时钟进行五分频。

作为本发明方法的进一步改进，所述步骤(1)的具体步骤为：

(1.1)以输入信号频率进行分频后的0度、45度、90度、135度、180度、225度、270度以及315度时钟作为采样时钟输入，分别在对应相位采样时钟控制下对高速串行信号进行采样，得到8路初始采样数据；

(1.2)将0度、180度采样时钟作为相位调整时钟，控制对采样到的8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据，其中将0度、45度、90度和135度时钟采样到的初始采样数据采用0度采样时钟作为相位调整时钟，180度、225度、270度和315度时钟采样到的初始采样数据采用180度采样时钟作为相位调整时钟。

作为本发明方法的进一步改进，所述步骤(2)的具体实施方法为：将0度、180度采样时钟作为移位时钟，所述0度采样时钟控制0度、45度、90度以及135度采样时钟对应的串行数据进行串行移位，所述180度采样时钟控制180度、225度、270度以及315度采样时钟对应的串行数据进行串行移位。

作为本发明方法的进一步改进，所述步骤(3)中将2相采样时钟进行分频后得到慢速装配时钟的具体实施方法为：将0度、180度采样时钟进行分频分别得到第一慢速装配时钟和第二慢速装配时钟，所述第一慢速装配时钟控制0度、45度、90度以及135度采样时钟对应的串行数据进行取样，所述第二慢速装配时钟控制180度、225度、270度以及315度采样时钟对应的串行数据进行取样。

一种SerDes中高速串行信号的并行化处理装置，包括：

高速采样模块，以输入信号频率进行分频后的8相时钟作为采样时钟且每相邻两相采样时钟间隔45度，在每相采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；对8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据；

快速串行移位模块，用于以2相采样时钟作为移位时钟，在移位时钟的控制下对所述高速采样模块得到的8路采样数据进行串行移位，串行输出每一路数据中的每一位，得到8路串行数据；

慢速装配模块，用于将2相采样时钟进行分频后得到慢速装配时钟，在慢速装配时钟的控制下对所述快速串行移位模块得到的8路串行数据进行取样，并行输出每一路数据中的每一位，得到8路并行数据并进行相位调整后同步输出。

作为本发明装置的进一步改进：所述高速采样模块包括8个采样单元，所述8个采样单元分别以输入信号频率进行分频后的0度、45度、90度、135度、180度、225度、270度以及315度时钟作为时钟输入，在对应相采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；将0度、180度采样时钟作为相位调整时钟，控制对8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据，其中将0度、45度、90度和135度时钟采样到的初始采样数据采用0度采样时钟作为相位调整时钟，180度、225度、270度和315度时钟采样到的初始采样数据采用180度采样时钟作为相位调整时钟。

作为本发明装置的进一步改进：所述快速串行移位模块包括8个移位单元，每个所述移位单元对应连接一个采样单元，对采样单元得到的采样数据进行串行移位。

作为本发明装置的进一步改进：所述慢速装配模块包括8个装配单元和8个相位调整单元，每个所述装配单元对应连接一个移位单元，每个所述装配单元的另一端连接一个相位调整单元；每个所述装配单元在慢速装配时钟的控制下分别对每个所述移位单元输出的串行数据进行取样，并行输出串行数据中的每一位，8个装配单元输出的8路并行数据经过8个所述相位调整单元进行相位调整后同步输出。

作为本发明装置的进一步改进：所述快速串行移位模块采用D型CMOS高速低功耗锁存器，所述慢速装配模块采用D型CMOS高速低功耗触发器和D型CMOS高速低功耗锁存器。

与现有技术相比，本发明的优点在于：

1)本发明采用多相时钟联合控制对高速串行信号进行高速采样获得高速的采样数据，对高速采样数据进行快速串行移位后再由分频后的采样时钟控制将采样得到的高速串行信号装配为低速的并行信号，在SerDes接收端实现高速串行信号的高速采样，同时对采样的高速串行信号实现异步对接装配，有效解决了高速串行信号的并行化处理问题，实现方法简单、执行效率高。

2)本发明设计了8套同构的高速信号串行移位电路(8个移位单元)及8套同构的低速信号装配电路(8个装配单元和8个相位调整单元)，每套串行移位电路、装配电路实现一路高速采样数据的串行移位及低速间隔取样，在8相时钟的控制下将高速串行信号装配为低速并行信号，在逻辑设计层面实现了对高速串行信号的并行化处理。

附图说明

图1是本实施例SerDes中高速串行信号的并行化处理方法的实现流程示意图。

图2是本实施例中时钟的相位关系示意图。

图3是本发明具体实施例SerDes中高速串行信号的并行化处理方法实现流程示意图。

图4是本实施例SerDes中高速串行信号的并行化处理装置结构示意图。

图5是本实施例SerDes中高速串行信号的并行化处理装置的具体结构示意图。

图6是本实施例中移位装配(PS、NS)单元的接口结构示意图。

图7是本实施例中一个移位装配PS单元结构原理示意图。

图8是本实施例中一个移位装配NS单元结构原理示意图。

图9是本实施例中锁存器结构示意图。

图10是本实施例中触发器结构示意图。

具体实施方式

以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。

如图1所示，本实施例SerDes中高速串行信号的并行化处理方法，步骤为：

(1)以输入信号频率进行四分频后的0度、45度、90度、135度、180度、225度、270度以及315度时钟作为8相采样时钟，在每相采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；将0度、180度采样时钟作为相位调整时钟，控制对采样到的8路初始采样数据进行相位调整并进行锁存，得到相位调整后的8路采样数据；

(2)将0度、180度采样时钟作为移位时钟，步骤(1)得到的8路采样数据分别在对应的移位时钟控制下进行串行移位，串行输出每一路数据中的每一位，其中0度、45度、90度以及135度采样时钟对应的采样数据由0度采样时钟控制进行串行移位，180度、225度、270度以及315度采样时钟对应的采样数据由180度采样时钟控制进行串行移位；

(3)将0度、180度采样时钟进行五分频后得到慢速装配时钟，步骤(2)得到的8路串行数据分别在慢速装配时钟的控制下进行取样，并行输出每路数据中的每一位，得到8路并行数据并进行相位调整后同步输出；其中0度、45度、90度以及135度采样时钟对应的串行数据由0度采样时钟控制进行取样，180度、225度、270度以及315度采样时钟对应的串行数据由180度采样时钟控制进行取样。

SerDes技术中的采样时钟是由CDR(Clock and Data Recovery，时钟/数据恢复)模块提供的。在进行模拟/数字信号的转换过程中，当采样频率fs.max大于信号中最高频率fmax的2倍，即fs.max≥2fmax时，采样之后的数字信号完整地保留了原始信号中的信息，fs.max就称为奈奎斯特频率。本实施例中，采用8B/10B编码方式且波特率与采样时钟频率比是4：1，为满足奈奎斯特采样定律，则必须使用至少8相时钟等间隔地进行采样。

本实施例中，单信道输入信号波特率为15.0Gbps，为降低硬件采样设计难度，将输入信号频率15.0GHz进行四分频降为3.75GHz，为满足奈奎斯特采样定律，采样频率fs.max应为2×15.0MGHz＝30.0GMHz，也即3.75GHz×4×2＝8×3.75GHz＝30.0GHz。因此本实施例选用CDR模块输出的3.75GHz的8相时钟作为采样时钟，即采样时钟的频率为输入信号频率的四分频，每相邻两相时钟其相位差为45度，8相采样时钟分别为3.75GHz的0度时钟clk0、45度时钟clk45、90度时钟clk90、135度时钟clk135、180度时钟clk180、225度时钟clk225、270度时钟clk270以及315度时钟clk315。

本实施例中，SerDes接收端在3.75GHz的8相采样时钟控制下对高速串行信号进行采样，得到8路串行数据d0、d45、d90、d135、d180、d225、d270和d315，其中0，……，315分别表示各路串行数据对应的采样时钟相位，每路串行数据为对应相位的采样时钟采样得到的初始采样数据，且每路串行数据中相邻两位的数据权值相差4，即每隔4位采样一位数据。由8相采样时钟控制进行数据采样时，由于相邻两相采样时钟的间隔45度且每间隔4位采样一位数据，由奈奎斯特采样定律每相邻两相时钟采样得到的采样数据是相同的，即同一个数据将被采样两次，由采样第一个数据的采样时钟确定采样数据的顺序。

本实施例中，将采样得到的8路串行数据d0～d315进行频相调整并进行锁存，8路初始采样数据进行相位调整后得到8路采样数据，其中8相采样时钟中的0度时钟clk0、45度时钟clk45、90度时钟clk90和135度时钟clk135采样到的初始采样数据用0度时钟clk0作为相位调整时钟，180度时钟clk180、225度时钟clk225、270度时钟clk270和315度时钟clk315采样得到的初始采样数据用180度时钟clk180作为相位调整时钟。由于每相邻两相时钟的相位差为45度，由0度时钟clk0(180度时钟clk180)控制锁存数据时，其4个相位最大相位差为3×45＝135度，小于0度时钟clk0(180度时钟clk180)的周期180度，因此采样得到的数据不会有数据遗漏，最大限度地减低了后续硬件的设计难度。

本实施例中，每相采样时钟进行一次采样包括5级处理流程，包括：两级锁存放大处理、一级双端转单端处理、一级相位调整处理以及一级同步锁存处理，具体为：

(1.1)输入原始信号及采样时钟，在采样时钟的控制下对输入信号进行第一级锁存、放大；

(1.2)在采样时钟的反相时钟控制下，对第一级锁存、放大后的输出信号进行第二级的锁存、放大；

(1.3)将经过第二级锁存、放大后的双端输入信号转化为单端信号，得到初始采样数据并输出；

(1.4)在相位调整时钟控制下对初始采样数据进行相位调整，并对相位调整后的采样数据进行同步锁存。

本实施例中，由于每相采样时钟进行采样时每隔4位采样1位，每相采样时钟经过5级处理流程保存了5位数据，在8相采样时钟的控制下一次能够同时处理20位数据。

本实施例采用多相时钟联合控制对高速串行信号进行高速采样，针对高速串行信号的特点在SerDes接收端实现高速串行信号的高速采样；采用8相时钟联合进行采样时，每相时钟每间隔4位采样1位，采样数据两两相同，对输入的高速串行信号进行了正确地采样，且其结果无漏无重、完全正确。

本实施例中，将经过相位调整后锁存的8路5栈采样数据d0～d315分别在采样时钟的0度时钟clk0(0度采样时钟)、180度时钟clk180(180度采样时钟)的控制下进行串行移位，相邻两栈(寄存数据的寄存器或锁存器)交替用0度、180度时钟控制移位，并行输出8路数据d0～d315，每路数据中的每一位串行输出。其由0度时钟clk0、45度时钟clk45、90度时钟clk90以及135度时钟clk135采样得到的采样数据d0、d45、d90、d135采用0度时钟clk0控制进行串行移位，由180度时钟clk180作为反相时钟输入；180度时钟clk180、225度时钟clk225、270度时钟clk270以及315度时钟clk315采样得到的采样数据d180、d225、d270、d315采用180度时钟clk180控制进行串行移位，由0度时钟clk0作为反相时钟输入。

SerDes技术中以10-b的数据进行串行传送时，为了匹配带宽，进行并行化处理之后的时钟频率应为采样频率的1/5倍。

本实施例中，将采样时钟中0度时钟clk0、180度时钟clk180进行五分频得到750MHz的第一慢速装配时钟和第二慢速装配时钟，分别控制对串行移位后的8路串行数据d0～d315进行取样，相邻两栈交替用正负时钟(0度、180度)进行慢速装配，并行输出8路数据且每路数据中的每一位并行输出。其中由0度时钟clk0、45度时钟clk45、90度时钟clk90以及135度时钟clk135对应的串行数据d0、d45、d90、d135采用第一慢速装配时钟控制进行取样，由第二慢速装配时钟作为反相时钟输入，180度时钟clk180、225度时钟clk225、270度时钟clk270以及315度时钟clk315对应的串行数据d180、d225、d270和d315采用第二慢速装配时钟控制进行取样，由第一慢速装配时钟作为反相时钟输入。

如图2所示，本实施例中时钟的相位关系，其中15.0Gbps时钟为输入数据的波特率，0度、180度3.75GHz时钟为移位时钟，移位时钟与采样时钟频率相同，750MHZ时钟为慢速装配时钟，慢速装配时钟为采样时钟的5分频。

如表1所示，本实施例中并行处理后数据结果分布表，分别为8种情况下的数据结果分布，包含8相采样时钟clk0～clk315进行高速采样、串行移位以及慢速装配并行处理后获得的8个数据块，其中clk0～clk315为每个数据块对应的采样时钟，数据块中1～20为数据序号，即表示第1个采样数据，……，第20个采样数据。左侧的数据块，即0度时钟clk0、45度时钟clk45、90度时钟clk90以及135度时钟clk135对应的数据块，采用0度时钟clk0控制进行串行移位；右侧的数据块，即180度时钟clk180、225度时钟clk225、270度时钟clk270以及315度时钟clk315对应的数据块，采用180度时钟clk180控制进行串行移位。SerDes技术中初始时为固定的训练码，8相时钟中每两相相邻的时钟其相位差为45度，进行采样时接收到的采样数据一定会落在8个相位差区间的其中一个区间中。接收采样数据中的第一个数据的时刻存在8种可能的情况，表中每一列为一种情况下各相采样时钟的采样结果。

本实施例中，若接收采样数据中的第一个数据的时刻落在315度～360度之间，由0度时钟clk0进行采样，每间隔4位采样一位数据，则进行一次采样后0度采样时钟clk0采样到的数据为第1个数据、第5个数据、第9个数据、第13个数据和第17个数，即采样得到数据d1、d5、d9、d13、d17，标记为{1，5，9，13，17}，此时45度时钟clk45采样得到的数据与0度时钟clk0采样的数据相同；同时由90度时钟clk90采样第2个数据、第6个数据、第10个数据、第14个数据和第18个数据，标记为{2，6，10，14，18}，135度时钟clk135与90度时钟clk90采样得到的数据相同，依此类推，由315度采样时钟采样得到第4个～第20个数据，得到表中第一列的数据分布。若接收采样数据中第一个数据的时刻落在了0度到45度之间，由45度时钟clk45进行采样，且采样到的数据为{1，5，9，13，17}，此时90度采样时钟clk90采样到的数据与45度采样时钟clk45采样的数据相同，而0度时钟clk0此时采样到的数据为{4，8，12，16，20}，且与315度采样时钟clk315采样得到的数据相同，得到表中第二列数据分布。同样的方法可以得到表中第3～8列数据分布。

表1并行处理后数据结果分布表

clk0时钟移位 clk180时钟移位

本实施例中，将采样的高速串行信号进行快速串行移位，使每路数据的每一位串行输出，再由慢速装配时钟控制进行取样，并行输出各路数据中的每一位。采样得到的串行数据经过快速移位、慢速装配后并行输出，因此数据的串行移位、慢速装配并不会改变数据的分布格局，即高速采样后的数据分布与经过并行化处理后的数据分布相同，表1的数据分布也即为并行处理后8种情况的数据结果分布。

本实施例中，由后续数据筛选模块从表1中将相同的2个10-b的数据检索出来，并以10-b边界同步送给PCS(物理编码子层，Physical Coding Sublayer)模块。

本实施例中，为使检索出的2个10-b数据同步输出栈，对8路并行数据进行相位调整后输出，为后续的数据筛选检索模块作好了数据同步的准备。

如图3所示，本发明具体实施例SerDes中高速串行信号的并行化处理方法实现流程，由一个采样电路在CDR模块输出的3.75GHZ的8相时钟的控制下进行高速串行信号采样，得到8组采样数据且每一组采样数据为3.75GHZ；以3.75GHZ的0度、180度时钟作为移位时钟，在2相快速时钟的控制下对8组串行数据并行的进行串行移位；CDR模块输出的3.75GHZ时钟经过5分频器后输出750MHZ时钟，以750MHZ的0度、180度2相时钟控制进行慢速装配，8路串行数据在慢速装配时钟的控制下进行取样，并行输出8路并行数据，8路并行数据中包含两组相同的2×10-b并行码组，由数据分检电路检索出一个完整的10-b码组。

本实施例对采样得到的高速串行信号进行快速串行移位后，再由分频后的采样时钟控制将采样得到的高速串行信号装配为低速的并行信号，实现采用多相时钟进行高速串行信号采样时的异步对接装配，有效解决了高速串行信号的并行化处理问题，实现方法简单、执行效率高。

如图4所示，本实施例SerDes中高速串行信号的并行化处理装置，包括：

高速采样模块，包括8个采样单元，分别为第一采样单元～第八采样单元，8个采样单元分别以CDR模块输出的0度、45度、90度、135度、180度、225度、270度以及315度8相时钟作为时钟输入，在对应时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；将0度、180度采样时钟作为相位调整时钟，控制对采样到的8路初始采样数据进行相位调整并进行锁存，得到相位调整后的8路采样数据，其中0度、45度、90度和135度时钟采样得到的初始采样数据采用0度采样时钟作为相位调整时钟，180度、225度、270度和315度时钟采样得到的初始采样数据采用180度采样时钟作为相位调整时钟；

移位装配组件，包括4个移位装配PS单元和4个移位装配NS单元，对采样单元得到的8路串行数据进行快速串行移位、慢速装配及相位调整后输出，其中第一采样单元～第四采样单元分别连接一个移动装配PS单元，第五采样单元～第八采样单元分别连接一个移位装配NS单元，即0度、45度、90度、135度时钟对应的采样数据由移位装配PS单元进行移位装配，180度、225度、270度、315度时钟对应的采样数据采用移位装配NS单元进行移位装配。

本实施例中，移位装配PS单元与移位装配NS单元结构相同，不同之处在于两个单元的移位时钟、慢速装配时钟互为反相关系，且输出栈采用的寄存器件不同，即实现相位调整的电路结构不同。

本实施例中，由CDR模块输出的8相时钟clk0～clk315作为分别对应输出给第一采样单元～第八采样单元作为时钟输入，采样时钟频率为输入信号频率15.0GHZ的四分频3.75GHZ。

如图5所示，本实施例SerDes中高速串行信号的并行化处理装置具体结构，移位装配组件具体包括串联的快速串行移位模块和慢速装配模块，其中快速串行移位模块包括8个移位单元，分别为第一移位单元～第八移位单元，每个移位单元对应连接一个采样单元；慢速装配模块包括8个装配单元和8个相位调整单元，分别为第一装配单元～第八装配单元、第一相位调整单元～第八相位调整单元，每个装配单元对应连接一个移位单元，每个装配单元的另一端连接一个相位调整单元，快速串行移位模块的一个移位单元、慢速装配模块的一个装配单元和一个相位调整单元即为移位装配组件的一个移位装配单元，实现对采样数据的快速移位、慢速装配及相位调整。8个移位单元以采样时钟的0度、180度时钟作为时钟输入，对8个采样单元输出的采样数据进行串行移位，串行输出每路数据的每一位；8个装配单元以采样时钟的0度、180度时钟进行五分频后得到的时钟作为时钟输入，对8个移位单元输出的8路串行数据进行取样，并行输出每一路数据的每一位，由对应的相位调整单元进行相位调整后同步输出。第一移位单元～第四移位单元采用0度时钟clk0作为时钟输入，180度时钟clk180作为反相时钟输入；第五移位单元～第八移位单元采用180度时钟clk180作为时钟输入，0度时钟clk0作为反相时钟输入。第一装配单元～第四装配单元采用0度时钟clk0经过5分频器后输出的时钟作为时钟输入，180度时钟clk180经过5分频器后输出的时钟作为反相时钟输入；第五装配单元～第八装配单元采用180度时钟clk180经过5分频器后输出的时钟作为时钟输入，0度时钟clk0经过5分频器后输出的时钟作为反相时钟输入。

如图6所示，本实施例中移位装配(PS、NS)单元的接口结构，其中PS为移位装配PS单元、NS为移位装配NS单元。移位装配PS单元中sc端输入0度时钟clk0进行五分频后得到的750MHz的慢速装配时钟，/sc端为反相时钟，输入180度时钟clk180进行五分频后得到的750MHz时钟，而移位装配NS单元的时钟输入与移位装配PS单元互为反相关系，即sc端输入180度时钟clk180进行五分频后得到的750MHz的慢速装配时钟，/sc输入0度时钟clk0进行五分频后得到的750MHz的慢速装配时钟。移位装配PS单元分别将第一采样单元～第四采样单元锁存的串行数据d0、d45、d90和d135进行快速移位、慢速装配及相位调整，并行输出每路数据di、di+4、di+8、di+12、di+16；移位装配NS单元分别将第五采样单元～第八采样单元锁存的串行数据d180、d225、d270和d315进行快速移位、慢速装配及相位调整，并行输出每路数据dj、dj+4、dj+8、dj+12、dj+16，i、j为串行数据的序号。图中示出了8种数据分布中第一个采样数据落在了315o到360o之间时的并行化处理后结果分布，即表1中的第一列数据，由第一个移位装配NS单元并行输出第一路数据d1、d5、d9、d13和d17，第二个移位装配NS单元并行输出的数据与第一个移位装配NS相同，第三个移位装配NS单元输出装配数据d2、d6、d10、d14和d18，第四个移位装配NS单元输出装配数据与第三个移位装配NS单元相同，依此类推，可以得到图中8个移位装配单元的输出数据分布。

本实施例中，移位装配组件由多个锁存器和触发器构成，如图7所示，本实施例中一个移位装配PS单元结构原理，包括由锁存器构成的PS移位单元、由锁存器和触发器构成的PS装配单元和PS相位调整单元，PS移位单元相邻两栈交替用0度、180度时钟控制移位，其中c为移位时钟且为3.75GHz的0度时钟，/c为3.75GHz的180度时钟，sc为慢速装配时钟且sc为750MHz的0度时钟，/sc为750MHz的180度时钟。输入采样得到的串行数据d，d包括数据di、di+4、di+8、di+12和di+16，每经过一个锁存器后移位输出一位数据，移位输出的每一位数据由一个锁存器进行锁存，串行数据di、di+4、di+8、di+12和di+16经过移位、锁存后并行输出；每一位数据输出栈前由一个触发器或锁存器进行相位调整，并行数据di、di+4、di+8、di+12和di+16经过相位调整后同步输出。

如图8所示，本实施例中一个移位装配NS单元结构原理，包括NS移位单元、NS装配单元和NS相位调整单元。移位装配PS单元与移位装配NS单元结构与工作原理均相同，不同在于输入的移位时钟、慢速装配时钟为反相关系且经过移位装配PS单元与移位装配NS单元的数据装配后输出栈的寄存器件不同。

如图9所示，本实施例中锁存器结构，采用D型高速低功耗锁存器，输入时钟clk为移位时钟c或慢速装配时钟sc。如图10所示，本实施例中触发器结构，采用D型CMOS高速低功耗触发器，输入时钟clk为慢速装配时钟sc。

本实施例设计实现了8套同构的高速信号串行移位电路(8个移位单元)及8套同构的低速信号装配电路(8个慢速装配单元和8个相位调整单元)，每套串行移位电路、装配电路实现一路高速采样数据的串行移位及低速间隔取样，在8相时钟的控制下将高速串行信号装配为低速并行信号，在逻辑设计层面很好地实现了对高速串行信号的并行化处理。

上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围的情况下，都可利用上述揭示的技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。

Claims (8)

1.一种SerDes中高速串行信号的并行化处理方法，其特征在于，步骤为：

(1)高速采样：以输入信号频率进行分频后的8相时钟作为采样时钟且每相邻两相采样时钟间隔45度，在每相采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；对8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据；

(2)快速串行移位：以2相采样时钟作为移位时钟，在移位时钟的控制下对所述步骤(1)得到的8路采样数据进行串行移位，串行输出每路数据中的每一位，得到8路串行数据；

(3)慢速装配：将2相采样时钟进行分频后得到慢速装配时钟，在慢速装配时钟的控制下对所述步骤(2)得到的8路串行数据进行取样，并行输出每路数据中的每一位，得到8路并行数据并进行相位调整后同步输出；

所述步骤(2)的具体实施方法为：将0度、180度采样时钟作为移位时钟，所述0度采样时钟控制0度、45度、90度以及135度采样时钟对应的采样数据进行串行移位，所述180度采样时钟控制180度、225度、270度以及315度采样时钟对应的采样数据进行串行移位；

所述步骤(3)中将2相采样时钟进行分频后得到慢速装配时钟的具体实施方法为：将0度、180度采样时钟进行分频分别得到第一慢速装配时钟和第二慢速装配时钟，所述第一慢速装配时钟控制0度、45度、90度以及135度采样时钟对应的串行数据进行取样，所述第二慢速装配时钟控制180度、225度、270度以及315度采样时钟对应的串行数据进行取样。

2.根据权利要求1所述的SerDes中高速串行信号的并行化处理方法，其特征在于：所述步骤(1)中采样时钟的频率为输入信号频率的四分频，所述步骤(3)中将采样时钟进行五分频。

3.根据权利要求1所述的SerDes中高速串行信号的并行化处理方法，其特征在于，所述步骤(1)的具体步骤为：

(1.1)以输入信号频率进行分频后的0度、45度、90度、135度、180度、225度、270度以及315度时钟作为采样时钟输入，分别在对应相位采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；

(1.2)将0度、180度采样时钟作为相位调整时钟，控制对8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据，其中0度、45度、90度和135度时钟采样得到的初始采样数据采用0度采样时钟作为相位调整时钟，180度、225度、270度和315度时钟采样得到的初始采样数据采用180度采样时钟作为相位调整时钟。

4.一种SerDes中高速串行信号的并行化处理装置，其特征在于，包括：

高速采样模块，以输入信号频率进行分频后的8相时钟作为采样时钟且每相邻两相采样时钟间隔45度，在每相采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；对 8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据；

快速串行移位模块，用于以2相采样时钟作为移位时钟，在移位时钟的控制下对所述高速采样模块得到的8路采样数据进行串行移位，串行输出每路数据中的每一位，得到8路串行数据；

慢速装配模块，用于将2相采样时钟进行分频后得到慢速装配时钟，在慢速装配时钟的控制下对所述快速串行移位模块得到的8路串行数据进行取样，并行输出每路数据中的每一位，得到8路并行数据并进行相位调整后同步输出；

所述快速串行移位模块将0度、180度采样时钟作为移位时钟，所述0度采样时钟控制0度、45度、90度以及135度采样时钟对应的采样数据进行串行移位，所述180度采样时钟控制180度、225度、270度以及315度采样时钟对应的采样数据进行串行移位；

所述慢速装配模块将2相采样时钟进行分频后得到慢速装配时钟的具体实施方法为：将0度、180度采样时钟进行分频分别得到第一慢速装配时钟和第二慢速装配时钟，所述第一慢速装配时钟控制0度、45度、90度以及135度采样时钟对应的串行数据进行取样，所述第二慢速装配时钟控制180度、225度、270度以及315度采样时钟对应的串行数据进行取样。

5.根据权利要求4所述的SerDes中高速串行信号的并行化处理装置，其特征在于：所述高速采样模块包括8个采样单元，所述8个采样单元分别以输入信号频率进行分频后的0度、45度、90度、135度、180度、225度、270度以及315度时钟作为时钟输入，在对应相位采样时钟的控制下对高速串行信号进行采样，得到8路初始采样数据；将0度、180度采样时钟作为相位调整时钟，控制对8路初始采样数据进行相位调整并锁存，得到相位调整后的8路采样数据，其中将0度、45度、90度和135度时钟采样到的初始采样数据采用0度采样时钟作为相位调整时钟，180度、225度、270度和315度时钟采样到的初始采样数据采用180度采样时钟作为相位调整时钟。

6.根据权利要求4所述的SerDes中高速串行信号的并行化处理装置，其特征在于：所述快速串行移位模块包括8个移位单元，每个所述移位单元对应连接一个采样单元，对采样单元得到的采样数据进行串行移位。

7.根据权利要求4所述的SerDes中高速串行信号的并行化处理装置，其特征在于：所述慢速装配模块包括8个装配单元和8个相位调整单元，每个所述装配单元对应连接一个移位单元，每个所述装配单元的另一端连接一个相位调整单元；每个所述装配单元在慢速装配时钟的控制下分别对每个所述移位单元输出的串行数据进行取样，并行输出串行数据中的每一位，8个装配单元输出的8路并行数据经过8个所述相位调整单元进行相位调整后同步输出。

8.根据权利要求4～7中任意一项所述SerDes中高速串行信号的并行化处理装置，其特征在于：所述快速串行移位模块采用D型CMOS高速低功耗锁存器，所述慢速装配模块采用D型CMOS高速低功耗触发器和D型CMOS高速低功耗锁存器。