CN103401551A - 一种SerDes技术中高速串行信号的采样方法及装置 - Google Patents

Abstract

本发明公开一种SerDes技术中高速串行信号的采样方法及装置，方法步骤为：1）在Serializer接收端接收原始信号，以0度、45度、90度、135度、180度、225度、270度以及315度时钟作为采样时钟，在每相采样时钟控制下，输出初始采样信号；2）将8相采样时钟中的45度、135度、225度、315度时钟相位向前移相45度，其余四相不变得到相位调整时钟，控制8个初始采样信号进行相位调整，得到4组两两相同的采样信号并进行同步锁存，输出给后续的解串器；装置包括：8个并联的采样模块、8个相位调整模块以及一个移相模块。本发明具有实现方法简单、成本低廉、采样数据完整、高效的优点。

Description

一种SerDes技术中高速串行信号的采样方法及装置

技术领域

本发明涉及SerDes技术领域，尤其涉及一种SerDes技术中高速串行信号的采样方法及装置。

背景技术

随着集成电路技术的飞速发展，计算或通信平台的互连对数据传输速率的要求越来越高，总线性能已成为制约系统性能发挥的瓶颈。近几年推出的RapidIO、PCIe、Hypertransport以及InfiniBand等总线专用来互连诸如计算和通信平台应用中的外围设备，为互连设备提供高速、高性能、点对点、全双工、差动信号链路的I/O串行总线，具有广阔的应用前景。要实现这些串行协议标准，都离不开关键的SerDes（Serializer/Deserializer，串行器/解串器）技术。SerDes即为串行解串的意思，SerDes技术中在信源端对待发送的数据以低速并行的方式进行编码，如8B/10B编码等，再以高速串行的方式将数据发出；在接收端，对高速串行信号进行采样，再装配成低速并行的方式供后续模块处理。

因此高速串行信号的采样处理是SerDes技术的关键技术点之一，目前采样的方法主要有冲激串采样、自然采样（SPWN）、过采样等，然而这些方法要么要么过于理想，要么实现过程较为复杂，实际中不易操作。

其中冲激串采样，是用一个周期性冲激串去乘待采样的连续时间信号，该周期性冲激串称作采样函数，采样函数的周期称为采样周期，采样函数的频率称为采样频率。利用冲激串采样是一种理想采样方式，在实际实现信号采样时，理想采样是做不到的，通常采用的零阶保持采样。

自然采样（SPWN）是在正弦波和三角波的自然交点处控制功率开关的通断，所得到的SPWN波很接近正弦波，但这种方法要求解复杂的超越方程，采用微机控制技术时需花费大量的时间，难以在实时控制中在线计算，因而使用较少。

过采样是使用远大于奈奎斯特采样频率的频率对输入信号进行采样。在这种采样的数字信号中，由于量化比特数没有改变，故总的量化噪声功率也不变，但这使量化噪声的频谱分布发生了变化，这使得量化噪声大部分分布在音频频带之外的高频区域，而分布在音频频带之内的量化噪声就会相应地减少，因此需要使用低通滤波器以提高系统的信噪比。过采样技术主要用于提高信噪比及保真度，主要应用于家电、工控信号采集、自动控制等。

发明内容

本发明要解决的技术问题就在于，针对现有技术存在的技术问题，本发明提供一种实现方法简单、成本低廉、采样数据完整、高效的SerDes技术中高速串行信号采样方法及装置。

为解决上述技术问题，本发明提出的技术方案为：

一种SerDes技术中高速串行信号的采样方法，其步骤如下：

1）在Serializer接收端接收原始信号，以0度、45度、90度、135度、180度、225度、270度以及315度时钟作为8相采样时钟，在每相采样时钟的控制下，输出8个相位与时钟相位对应的初始采样信号；

2）将8相采样时钟中的45度、135度、225度、315度时钟相位向前移相45度，其余四相不变得到相位调整时钟；在相位调整时钟控制下对8个初始采样信号进行相位调整，得到4组两两完全相同的采样信号并进行同步锁存，输出给后续的解串器。

作为本发明方法的进一步改进：所述步骤（1）中单相时钟采样具体步骤包括：

（1.1）输入原始信号及采样时钟，在采样时钟的控制下对输入信号进行第一级锁存、放大；

（1.2）在采样时钟的反相时钟控制下，对第一级锁存、放大后的输出信号进行第二级的锁存、放大；

（1.3）将经过第二级锁存、放大后的双端输入信号转化为单端信号，得到初始采样信号并输出。

本发明进一步提供一种SerDes技术中的高速串行信号的采样装置，包括8个并联的单相时钟采样模块、8个相位调整模块以及一个移相模块。

8个所述单相时钟采样模块接收原始信号，并以0度、45度、90度、135度、180度、225度、270度以及315度的8相时钟分别作为每个单相时钟采样模块的采样时钟，对原始信号进行采样并输出初始采样信号；所述移相模块与8个相位调整模块相连，并将8相采样时钟中的45度、135度、225度、315度时钟相位向前移相45度，其余四相不变后输出，分别作为8个相位调整模块的相位调整时钟；每个单相时钟采样模块与一个相位调整模块级联，8个所述相位调整模块在移相模块输出的相位调整时钟的控制下对每个单相时钟采样模块得到的初始采样信号进行相位调整，输出4组两两相同的采样信号。

作为本发明装置的进一步改进：所述单相时钟采样模块包括第一级钟控放大模块、第二级钟控放大模块及数据双端转单端锁存模块。

所述第一级钟控放大模块在采样时钟的控制下对输入原始信号进行锁存与放大；所述第二级钟控放大模块与一级钟控放大模块级联，在采样时钟的反相时钟控制下对来自第一级钟控放大模块的信号进一步整理放大；所述数据双端转单端锁存模块与第二级钟控放大模块级联，将第二级钟控放大模块输出的双端信号转为单端的输出信号，得到初始采样信号并输出。

作为本发明装置的进一步改进：所述第一级钟控放大模块和第二级钟控放大模块采用钟控敏感放大器，所述钟控敏感放大器采用双轨低摆幅PMOS输入晶体管结构。

作为本发明装置的进一步改进：所述数据双端转单端锁存模块是由两个或非门组成的RS锁存器和CMOS电路构成的D型锁存器级联而成。

作为本发明装置的进一步改进：所述相位调整模块包括采样相位调整模块及同步锁存模块。所述采样相位调整模块在相位调整时钟控制下对单相时钟采样模块输出的初始采样信号进行相位调整，将8相时钟输出调整为两两相同的4相时钟输出；所述同步锁存模块与采样相位调整模块级联，在与相位调整时钟相同的时钟控制下对相位调整后的信号进行锁存。

作为本发明装置的进一步改进：所述采样相位调整模块与同步锁存模块采用同步D型锁存器Latch。

与现有技术相比，本发明的优点在于：

1）本发明利用8个并联的单相时钟采样模块联合进行采样，由8相时钟分别作为8个并联的单相时钟采样模块的采样时钟，针对高速串行信号的特点实现高效的数据采样，方法实现简单、高效；

2）本发明采样时钟频率为奈奎斯特频率的四分频，满足奈奎斯特采样定理，采用8相时钟联合采样进行重采样，每相时钟每间隔4位采样1位，采样数据两两相同，确保采样信号的完整性。

附图说明

图1本发明中SerDes技术中高速串行信号采样流程示意图。

图2本发明中SerDes技术中高速串行信号的采样方法的具体应用实例示意图。

图3本发明中SerDes技术中高速串行信号的采样装置结构示意图。

图4本实施例中第一级钟控放大模块的电路结构示意图。

图5本实施例中第一级钟控放大模块的电路接口示意图。

图6本实施例中数据双端转单端模块的电路结构示意图。

图7本实施例中数据转单端模块的电路接口示意图。

图8本实施例中采样相位调整的电路结构示意图。

图9本实施例中采样相位调整的电路接口示意图。

图10本实施例中进行一次单相时钟采样时的电路原理结构示意图。

图11本实施例中进行一次单相时钟采样时的电路接口结构示意图。

具体实施方式

以下结合说明书附图和具体优选的实施例对本发明作进一步描述，但并不因此而限制本发明的保护范围。

如图1所示，本发明中SerDes技术中高速串行信号的采样方法步骤包括：

步骤1：

高速串行信号经传输至SerDes接收端，在SerDes接收端接收原始信号，以0度、45度、90度、135度、180度、225度、270度以及315度相位时钟作为8相采样时钟，在每相采样时钟的控制下，输出8个相位与时钟相位对应的初始采样信号。

步骤2：

将8相采样时钟中45度、135度、225度、315度时钟相位向前移相45度，其余四相不变得到的时钟作为相位调整时钟，8个初始采样信号分别在相位调整时钟的控制下进行相位调整，得到4组两两完全相同的采样信号并进行同步锁存，输出给后续的解串器。

本实施例中单通道传输的波特率在40nm工艺上（精确选择MOS管的长宽比）电路模拟为15Gbps，4条串行通道可高达50.0Gbps或60.0Gbps，并进行数字采样。为了降低系统设计难度，本实施例中将奈奎斯特频率四分频为3.75GHZ作为采样时钟频率，要实现正确的采样则需要8相采样时钟，因此选用时钟/数据恢复模块CDR（Clock and Data Recovery，时钟与数据恢复）输出的8相时钟作为采样时钟，每相邻两相时钟其相位差为45度，分别为：0度、45度、90度、135度、180度、225度、270度以及315度相位时钟。

本实施例中，步骤1中单相时钟采样具体实施步骤为：

1）输入原始信号及采样时钟，在采样时钟的控制下对输入信号进行第一级锁存、放大；

2）在采样时钟的反相时钟控制下，对第一级锁存、放大后的输出信号进行第二级的锁存、放大；

3）将经过第二级锁存、放大后的双端输入信号转化为单端输出信号，得到初始采样信号并输出。

如图2所示，本发明SerDes技术中高速串行信号的采样方法的具体应用实例，其实施步骤具体为：

（1）开始进行采样后，高速串行信号经过接收端均衡器进行处理后输出给钟控放大模块进行两级的放大锁存，由时钟/数据恢复模块CDR提供8相控制时钟，经过数据双端转单端模块转化成单端信号并输出；

（2）时钟/数据恢复模块CDR经过移相模块生成相位调整时钟，控制相位调整模块对数据双端转单端模块输出的信号进行相位调整后输出给解串器进行并行化处理；

（3）并行化处理结果经过数据筛选模块进行筛选后分别输出给时钟相位抽取模块和10-b码组模块分别进行时钟的抽取和编码，时钟相位抽取模块输出的时钟及PLL模块输出分别作为CDR模块输入。

其中时钟/数据恢复模块CDR模块包括鉴相器和VCO模块，8相时钟的产生过程为：由锁相环PLL模块的输出和时钟相位抽取模块的输出分别作为鉴相器的两个输入，输出经压控振荡器VCO模块后输出8相时钟分别作为钟控放大模块及移相模块的控制时钟。

如图3所述，本实施例中SerDes技术中高速串行信号的采样装置，包括8个并联的单相时钟采样模块1、8个相位调整模块2以及一个移相模块3。每个单相时钟采样模块1与一个相位调整模块2级联，移相模块3分别与8个相位调整模块2相连；每个单相时钟采样模块1输入端分别与输入原始信号相连，SerDes技术中时钟/数据恢复模块CDR输出的0度、45度、90度、135度、180度、225度、270度以及315度8相时钟分别作为每个单相时钟采样模块1的采样时钟，同时将时钟/数据恢复模块CDR输出的8相时钟输出给移相模块3，经过移相模块3输出的8个经过调整的相位时钟分别输入给相位调整模块2作为相位调整时钟。

单相时钟采样模块1接收原始信号，在采样时钟控制下对输入的原始信号进行采样，输出初始采样信号；移相模块3，将8相时钟进行移相，8相时钟中的45度、135度、225度、315度时钟相位向前提45度，其余四相不变得到相位调整时钟，输入给相位调整模块2；相位调整模块2，在相位调整时钟的控制下对采样模块得到的初始采样信号进行相位调整同时进行同步锁存，得到4组两两相同的采样信号并输出。

本实施例中，8个单相时钟采样模块采样时钟依次为：0度时钟clk0、45度时钟clk45、90度时钟clk90、135度时钟clk135、180度时钟clk180、225度时钟clk225、270度时钟clk270及315度时钟clk31，8个单相时钟采样模块1在各自的采样时钟控制下进行采样，得到由单相采样信号1～单相采样信号8组成的初始采样信号。移相模块3中将8相采样时钟中45度、135度、225度、315度时钟相位向前提45度，其余四相不变得到相位调整时钟，即为0度、0度、90度、90度、180度、180度、270度和270度时钟，并依次作为8个相位调整模块的相位调整时钟。相位调整模块2在相位调整时钟的控制下将每个单相时钟采样模块1得到的初始采样信号进行相位调整，即8个采样信号相位分别调整为0度、0度、90度、90度、180度、180度、270度和270度，由于是进行数字采样，进行相位调整后的采样输出信号为4组两两相同的信号d0、d45、d90、d135、d180、d225、d270以及d315，送给后续的解串器，其中d0、d45、d90、d135、d180、d225、d270以及d315分别表示对应于0度、45度、90度、135度、180度、225度、270度以及315度采样时钟采样得到的最终采样信号。

工作时，在Serializer接收端接收传输的高速串行信号，信号被传输至8个并联的单相时钟采样模块1，在8相采样时钟的控制下联合进行采样，能够方便、高效的进行串行信号采样；8相采样时钟中4相经过移相作为相位调整时钟，调整单相时钟采样模1得到的初始采样信号的相位，输出两两相同的采样信号，即进行了重采用，保证了采样数据的完整性。输入的高速串行信号经过单相时钟采样及相位调整共5级处理后输出采样信号，送给后续的解串器（Deserializer），进行并行化处理。

单相时钟采样模块1包括3级模块，分别为：第一级钟控放大模块、第二级钟控放大模块及数据双端转单端锁存模块，3级模块依次级联在一起。其中，第一级钟控放大模块用于在采样时钟的控制下对输入原始信号进行锁存与放大；第二级钟控放大模块，用于在采样时钟的反相时钟控制下对来自第一级钟控放大模块的信号进一步整理放大；数据双端转单端锁存模块，用于将第二级钟控放大模块输出的双端信号转为单端的输出信号，得到初始采样信号并输出。

本实施例中，第一级钟控放大模块与第二级钟控放大模块均采用钟控敏感放大器CSA，数据双端转单端锁存模块（RSL）由两个或非门组成的RS锁存器和CMOS电路构成的D型锁存器级联而成。

如图4、图5所示，本实施例中第一级钟控放大模块电路，采用双轨低摆幅PMOS输入晶体管结构的钟控敏感放大器CSA结构，因为小摆幅的输入信号接近GND电平并且位于NMOS晶体管的阈值电压之下。其中，第二PMOS管p2、第三PMOS管p3组成差分接收对，第一PMOS管p1是上拉管，第四PMOS管p4、第五PMOS管p5、第五NMOS管n5、第六NMOS管n6构成锁存器，第一NMOS管n1、第二NMOS管n2、第三NMOS管n3、第四NMOS管n4为预充管，si与/si为差分信号输入端。

钟控敏感放大器CSA为电平触发，时钟clk为高电平时触发，为低电平时保持。工作时，当采样时钟/clk为高电平，电路处于预冲阶段，预充管对差分输出信号do、/do和锁存器的“Vdd”充为低电平；当采样时钟/clk为低电平，电路处于求值阶段，对采样电路求值，第一PMOS管p1导通，此时若差分信号若满足si>/si，则第三PMOS管p3、第五PMOS管p5导通，差分输出d0=1，/do=0；反之，若差分信号si</si，则第二PMOS管p2、第四PMOS管p4导通，差分输出d0=0，/do=1。钟控敏感放大器CSA在预充时，差分输出do和/do均为低电平，即“00”，而差分输出do和/do不会出现同时为高电平的情况，即差分输出不可能为“11”。

本实施例中，第二级钟控放大模块与第一级钟控放大模块级联，对第一级钟控放大模块的输出信号进一步整理放大，第二级钟控放大模块与第一级钟控放大模块预冲求值为互补进行，构成一个钟控敏感放大器CSA级联D型触发器。

如图6、图7所示，本实施例中数据双端转单端模块，由两个或非门组成的RS锁存器和CMOS电路构成的D型锁存器级联而成。数据双端转单端锁存模块RSL与第二级钟控放大模块级联，将前级第二级钟控放大模块的求值所得数据当拍送出，并保持一个采样周期的宽度。RS锁存器的输入端接收前一级第二级钟控放大模块的差分输出，第二级钟控放大模块差分输出均为低电平时，即“00”时，RS锁存器保持，第二级钟控放大模块12差分输出为其他情况时，RS锁存器输入新值，并将双端差分数据转换为单端差分数据输出；D型锁存器与第二级钟控放大模块的采样时钟同相，电平触发，时钟clk为高电平时触发，为低电平时保持。

相位调整模块2包括2级模块，分别为采样相位调整模块及同步锁存模块，2个模块级联在一起。采样相位调整模块，用于在相位调整时钟控制下对单相时钟采样模块1输出的初始采样信号进行相位调整，将8相时钟输出调整为4相时钟输出；同步锁存模块，用于在与相位调整时钟相同的时钟控制下对相位调整后的信号进行锁存。

本实施例中，采样相位调整模块及同步锁存模块均采用CMOS电路构成的D型锁存器Latch。如图8、图9所示，本实施例中相位调整模块SPA，采用CMOS电路构成的D型锁存器Latch实现。

工作时，对数据双端转单端锁存模块RSL得到的采样信号进行采样相位的调整，将45度、135度、225度和315度时钟的采样相位向前提45度作为本级D锁存器Latch的时钟，其它相位的时钟不变，8相时钟经相位调整后变为4相时钟：0度、90度、180度、270度，得到4相时钟采样信号输出，由同步锁存模块同步锁存数据。

如图10、图11所示，本发明进行一次单相时钟采样时，输入原始信号依次经过单相时钟采样模块1和相位调整模块2，在单相时钟采样模块1处理中依次经过第一级钟控放大模块、第二级钟控放大模块以及数据双端转单端锁存模块，在相位调整模块2处理中依次经过采样相位调整模块以及同步锁存模块，各级模块依次级联，即进行一次单相时钟采样时，输入原始信号依次经过这5级模块进行处理。

工作时，差分信号si_p和si_n为输入原始信号，首先经过第一级钟控放大模块CSA，来自时钟/数据恢复模块CDR的8相时钟作为采样时钟/clk输入，在采样时钟/clk的控制下对差分信号si_p和si_n进行锁存与放大，每间隔4位锁存1位，在时钟信号clk控制下同时进行锁存，输出差分信号do与/do。当采样时钟/clk为低电平，若差分信号若满足si>/si，差分输出d0=1，/do=0；反之，若差分信号si</si，差分输出d0=0，/do=1。

再经过第二级钟控放大模块CSA，输入来自第一级钟控放大模块CSA的差分输出do与/do分别作为差分输入si和/si，时钟/数据恢复模块CDR的8相时钟的反相时钟clk作为时钟输入，对来自第一级钟控放大模块的信号进一步整理放大，输出差分信号do与/do，工作过程与第一级钟控放大模块CSA相同；

再经过数据双端转单端锁存模块RSL中，第二级钟控放大模块CSA的差分信号do与/do分别作为双端输入d与/d，时钟/数据恢复模块CDR的8相时钟以及其反相时钟分别作为控制时钟clk、/clk，将双端信号d与/d转为单端的输出信号/do，d与/d均为低电平时保持不变，其他情况时输入新值；

再经过采样相位调整模块，对来自数据双端转单端锁存模块的单端输出信号进行相位调整，时钟/数据恢复模块的8相时钟中的45度、135度、225度和315度时钟的相位向前提45度后作为控制时钟，将8相时钟输出调整为4相时钟输出，得到4组两两相同的采样信号；

再经过同步锁存模块，对经过采样相位调整模块的采样信号用进行锁存，输出最终的采样信号。

本实施例中，输入差分信号si_p和si_n作为原始信号，共经历5级的处理采样，各个单相时钟采样模块每隔4位采样1位，8个5级采样电路正好保存了20位数据，一次能够同时处理2个10位码组，共20位数据，结合8个相位时钟的联合采样，方便、高效的进行高速串行信号的采样，同时采样的结果在正常情况下两两完全相同，否则就有误码产生，确保了采样数据的完整性。

上述只是本发明的较佳实施例，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围的情况下，都可利用上述揭示的技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本发明技术方案保护的范围内。

Claims (8)

1.一种SerDes技术中高速串行信号的采样方法，其特征在于，步骤如下：

1）在Serializer接收端接收原始信号，以0度、45度、90度、135度、180度、225度、270度以及315度时钟作为8相采样时钟，在每相采样时钟的控制下，输出8个相位与时钟相位对应的初始采样信号；

2）将8相采样时钟中的45度、135度、225度、315度时钟相位向前移相45度，其余四相不变得到相位调整时钟；在相位调整时钟控制下对8个初始采样信号进行相位调整，得到4组两两完全相同的采样信号并进行同步锁存，输出给后续的解串器。

2.根据权利要求1所述SerDes技术中高速串行信号的采样方法，其特征在于，所述步骤（1）中单相时钟采样具体步骤包括：

（1.1）输入原始信号及采样时钟，在采样时钟的控制下对输入信号进行第一级锁存、放大；

（1.2）在采样时钟的反相时钟控制下，对第一级锁存、放大后的输出信号进行第二级的锁存、放大；

（1.3）将经过第二级锁存、放大后的双端输入信号转化为单端信号，得到初始采样信号并输出。

3.一种SerDes技术中的高速串行信号的采样装置，其特征在于：包括8个并联的单相时钟采样模块（1）、8个相位调整模块（2）以及一个移相模块（3）；

8个所述单相时钟采样模块（1）接收原始信号，并以0度、45度、90度、135度、180度、225度、270度以及315度的8相时钟分别作为每个单相时钟采样模块（1）的采样时钟，对原始信号进行采样并输出初始采样信号；所述移相模块（3）与8个相位调整模块（2）相连，并将8相采样时钟中的45度、135度、225度、315度时钟相位向前移相45度，其余四相不变后输出，分别作为8个相位调整模块（2）的相位调整时钟；每个所述单相时钟采样模块（1）与一个相位调整模块（2）级联，8个所述相位调整模块（2）在移相模块（3）输出的相位调整时钟的控制下对每个单相时钟采样模块（1）得到的初始采样信号进行相位调整，输出4组两两相同的采样信号。

4.根据权利要求3所述的SerDes技术中的高速串行信号采样装置，其特征在于，所述单相时钟采样模块（1）包括第一级钟控放大模块、第二级钟控放大模块及数据双端转单端锁存模块；

所述第一级钟控放大模块在采样时钟的控制下对输入原始信号进行锁存与放大；所述第二级钟控放大模块与一级钟控放大模块级联，在采样时钟的反相时钟控制下对来自第一级钟控放大模块的信号进一步整理放大；所述数据双端转单端锁存模块与第二级钟控放大模块级联，将第二级钟控放大模块输出的双端信号转为单端的输出信号，得到初始采样信号并输出。

5.根据权利要求4所述的SerDes技术中的高速串行信号的采样装置，其特征在于：所述第一级钟控放大模块和第二级钟控放大模块采用钟控敏感放大器，所述钟控敏感放大器采用双轨低摆幅PMOS输入晶体管结构。

6.根据权利要求4所述的SerDes技术中高速串行信号的采样装置，其特征在于：所述数据双端转单端锁存模块是由两个或非门组成的RS锁存器和CMOS电路构成的D型锁存器级联而成。

7.根据权利要求3所述的SerDes技术中高速串行信号的采样装置，其特征在于，所述相位调整模块（2）包括采样相位调整模块及同步锁存模块；

所述采样相位调整模块在相位调整时钟控制下对单相时钟采样模块（1）输出的初始采样信号进行相位调整，将8相时钟输出调整为两两相同的4相时钟输出；所述同步锁存模块与采样相位调整模块级联，在与相位调整时钟相同的时钟控制下对相位调整后的信号进行锁存。

8.根据权利要求7所述的SerDes技术中高速串行信号的采样装置，其特征在于：所述采样相位调整模块与同步锁存模块采用同步D型锁存器Latch。

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