CN104753548B - 多路接收器及其信号接收方法 - Google Patents

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Abstract

一种多路接收器及其信号接收方法。其中，该多路接收器包括一第一均衡器、一第二均衡器、一模拟时脉数据恢复电路以及一数字时脉数据恢复电路。第一均衡器用以接收一第一接收信号并输出一第一均衡信号。第二均衡器用以接收一第二接收信号并输出一第二均衡信号。模拟时脉数据恢复电路用以接收第一均衡信号并依照一模拟控制电压输出一第一恢复位流与一第一恢复时脉。数字时脉数据恢复电路用以接收第二均衡信号与第一恢复时脉并依照一数字相位选择信号基于该第一恢复时脉的相位选择输出一第二恢复位流与一第二恢复时脉。

Description

多路接收器及其信号接收方法
技术领域
本发明是关于一种串行数据连接的接收器，特别是关于一种多路接收器及其信号接收方法。
背景技术
二元信号传输为在串行数据连接中广泛使用的一般信号传输架构。于此，串行数据连接例如高解析度多媒体接口(High Definition Multi-media interface；HDMI)。
在串行数据连接中，依照发射器的时脉的时序，位流以一定的符号速率(fs)由发射器经由通信通道(例如：缆线)传输至接收器。在位流内的每个符号表示逻辑「1」数据或逻辑「0」数据(以下分别称的为「1」及「0」)。「1」是由符号周期(Ts)的第一电平的电压表示。其中，Ts＝1/fs。而「0」是由符号周期(Ts)的第二电平的电压表示。因此，位流是由依照传输的位流在第一电平与第二电平之间来回转态的电压信号表示。
为了得到较佳的传输率，一些串行数据连接(例如：HDMI)是利用多路通信通道来同时传输多位流。
图1为现有单路串行数据连接的接收器的概要示意图。参照图1，接收器100包括均衡器110以及时脉数据恢复(clock-data recovery；CDR)电路120。于此，均衡器110接收接收信号并输出均衡信号。时脉数据恢复电路120接收均衡信号并输出恢复时脉以及恢复位流。
时脉数据恢复电路120包括一二元相位侦测器(binary phase detector；BPD)121、一CDR滤波器122以及一时脉产生电路123。二元相位侦测器121耦接均衡器110，并且二元相位侦测器121、CDR滤波器122以及时脉产生电路123依序串接成一回路。
二元相位侦测器121接收均衡信号以及恢复时脉并输出恢复位流以及相位误差信号。CDR滤波器122接收相位误差信号并输出时脉控制信号。时脉产生电路123接收时脉控制信号并输出恢复时脉。
图2为图1中的接收器100的时序图。参照图2，由于通信通道所造成的色散现象使得接收信号发生色散，因而信号的二元性质变得不明显。在图1中的接收器100用以均衡接收信号，以致使色散现象被修正并且产生的均衡信号具有表示发射器所传输的位流的二个不同电平。
在图1中的时脉数据恢复电路120用以适当地建立恢复时脉的时序，以致使恢复时脉的上升缘对准于位流的数据位的中间(如时间点201、202、203、204、205、206、207、208)并且恢复时脉的下降缘对准于位流的转态(如时间点211、212、213、214)。藉由以恢复时脉的上升缘来取样均衡信号能便利地产生恢复位流。同时，通过以恢复时脉的下降缘取样均衡信号而获得的边缘取样则能用以产生相位误差信号。
理想上，恢复时脉的下降缘对准于位流的位转态，因此产生的边缘取样应该要与位流具有非统计性关系。若边缘取样偏向转态前的恢复位，则表示恢复时脉的时序太早。若边缘取样偏向转态后的恢复位，则表示恢复时脉的时序太晚。在这种方式下，相位误差信号由二元相位侦测器121产生并且用于调整恢复时脉的时序。相位误差信号由CDR滤波器122过滤，藉以产生时脉控制信号。时脉产生电路123依照时脉控制信号产生恢复时脉。因此，恢复时脉以封闭回路(closed loop)的方式控制，以致于对准于均衡信号的时序。
图1中的接收器100适用于单路串行数据连接。针对多路串行数据连接，以4路为例，则需要4个这种接收器，并且每一接收器使用于一路。于此，可简单地使用4个图1的接收器100。
图1中的时脉数据恢复电路120一般有2种架构：模拟架构与数字架构。
在模拟架构上，涉及的中间信号本质为模拟的。相位误差信号通常是电流模式信号，并且CDR滤波器122通常是包含串联的电阻与电容的负载电路。时脉控制信号通常是电压信号，并且时脉产生电路123通常为压控振荡器(voltage-controlled oscillator；VCO)。
在数字架构上，涉及的中间信号本质为数字的。相位误差信号通常是三元数字信号，并且CDR滤波器122通常是包含二乘法器、一累加器与一加法器的数字滤波器。时脉控制信号通常是具体指出欲选择的时脉相位的相位选择码。时脉产生电路123通常包括相位选择电路，并且此相位选择电路依照相位选择码在多相位时脉中的多个时脉相位选择一时脉相位。数字架构因其数字本质而具有吸引力，故其有助于使用设计自动化工具来简化设计，例如：逻辑合成以及自动布局和布线。
此外，相较于模拟架构，数字架构的效能是较为一致、更可预料、且较不易受噪声、供应电压变化和温度变化的影响。不幸地，对于受人关注的高速串行连接(例如：HDMI)，符号速率太高，以使CDR电路能以相同时脉速率(同于串行连接的符号速率)运作。因此，人们被迫诉诸区块处理(block processing)，即，缓冲相位误差信号并处理成块。如此使得CDR电路以低于串行连接的符号速率的时脉速率运作。举例而言，若模块尺寸为10，则以同一时间10取样且低于符号速率10倍的速率缓冲并处理相位误差信号。然而，如此则在CDR电路中引入了一个延迟(latency)并且降低了时脉恢复的效能。因此，模拟架构通常在时脉恢复的效能上具有较高的上限。数字架构则较顺应于现代CMOS(complementary metal oxidesemiconductor；互补式金氧半导体)技术的制造工艺演进，并且能不断地增加电路速度并缩小电路尺寸。换句话说，模拟架构无法顺应制造工艺演进，因此一般不具备数字架构在功率与尺寸上的功效。
发明内容
在一实施例中，一种多路接收器包括一第一均衡器、一第二均衡器、一模拟时脉数据恢复电路以及一数字时脉数据恢复电路。第一均衡器用以接收一第一接收信号并输出一第一均衡信号。第二均衡器用以接收一第二接收信号并输出一第二均衡信号。模拟时脉数据恢复电路用以接收第一均衡信号并依照一模拟控制电压输出一第一恢复位流与一第一恢复时脉。数字时脉数据恢复电路用以接收第二均衡信号与第一恢复时脉并依照一数字相位选择信号基于第一恢复时脉的相位选择输出一第二恢复位流与一第二恢复时脉。
在一些实施例中，第一恢复时脉是由一压控振荡器产生，且压控振荡器是由以封闭回路建立的模拟控制电压所控制，以致使第一恢复时脉的时序对准于第一均衡信号的时序。
在一些实施例中，第二恢复时脉是依照数字相位选择信号经由第一恢复时脉的相位选择而产生，且数字相位选择信号是以封闭回路建立，以致使二恢复时脉的时序对准于第二均衡信号的时序。
在一些实施例中，模拟时脉数据恢复电路包括一二元相位侦测器、一电荷泵、一模拟回路滤波器以及一压控振荡器。二元相位侦测器用以接收第一均衡信号以及第一恢复时脉并输出一第一恢复位流以及一时序误差信号。电荷泵用以接收时序误差信号并且输出一修正电流信号。模拟回路滤波器用以接收修正电流信号并且输出模拟控制电压。压控振荡器用以于模拟控制电压的控制下产生第一恢复时脉。
在一些实施例中，数字时脉数据恢复电路包括一二元相位侦测器、一数字回路滤波器、一时脉相位选择器以及一除法电路。二元相位侦测器用以接收第二均衡信号并且依照第二恢复时脉与一已除降时脉输出第二恢复位流与一时序误差信号。数字回路滤波器用以接收时序误差信号并且依照已除降时脉输出数字相位选择信号。时脉相位选择器用以在数字相位选择信号的控制下基于第一恢复时脉的相位选择输出第二恢复时脉。除法电路用以除降第二恢复时脉来产生已除降时脉。
其中，时脉相位选择器可包括一多工器。此外，时脉相位选择器还可包括一相位内插器。
在一些实施例中，数字时脉数据恢复电路包括一逻辑电路，并且此逻辑电路是根据由除降第二恢复时脉而得的一已除降时脉运作。
在另一实施例中，一种多路接收器的信号接收方法包括：接收一第一接收信号与一第二接收信号、均衡第一接收信号为一第一均衡信号、均衡第二接收信号为一第二均衡信号、利用一模拟架构对第一均衡信号进行时脉数据恢复处理以输出一第一恢复位流与一第一恢复时脉以及利用一数字架构对第二均衡信号进行时脉数据恢复处理以输出一第二恢复位流与一第二恢复时脉。
附图说明
图1为现有单路串行数据连接的接收器的概要示意图。
图2为图1中的接收器的时序图。
图3为根据本发明一实施例的4路接收器的概要示意图。
图4为图3中的均衡器的一实施例的示意图。
图5A为图3中的模拟CDR电路的一实施例的示意图。
图5B是图5A中的第一恢复时脉的时序图。
图5C是图5A中的BPD的一实施例的功能方块图。
图5D是图5A中的电荷泵与模拟回路滤波器的一实施例的概要示意图。
图5E是图5A中的VCO的一实施例的概要示意图。
图6A是图3中的数字CDR电路的一实施例的功能方块图。
图6B是图6A中的BBPD的一实施例的功能方块图。
图6C为图6A中的数字回路滤波器的一实施例的功能方块图。
图6D是图6A中的时脉相位选择器的一实施例的概要示意图。
图6E是图6A中的时脉相位选择器的另一实施例的概要示意图。
图7为根据本发明一实施例的多路接收器的信号接收方法的流程图。
其中，附图标记说明如下：
100 接收器
110 均衡器
120 时脉数据恢复(CDR)电路
121 二元相位侦测器
122 CDR滤波器
123 时脉产生电路
201 时间点
202 时间点
203 时间点
204 时间点
205 时间点
206 时间点
207 时间点
208 时间点
211 时间点
212 时间点
213 时间点
214 时间点
3004 路接收器
310 第一均衡器
311 第二均衡器
312 第三均衡器
313 第四均衡器
320 模拟CDR电路
321 第一数字CDR电路
322 第二数字CDR电路
323 第三数字CDR电路
400 均衡器
401 晶体管
402 晶体管
411 电阻
412 电阻
421 电流源
422 电流源
431 电阻
432 电容
500 模拟CDR电路
510 二元相位侦测器(BPD)
511 第一数据正反器(DFF)
512 第二DFF
513 第三DFF
514 第四DFF
515 BPD逻辑单元
520 电荷泵
521 电流源
522 第一开关
523 第二开关
524 电流槽
530 模拟回路滤波器
531 电阻
532 电容
540 压控振荡器
541 压控延迟单元
542 压控延迟单元
543 压控延迟单元
544 压控延迟单元
551 上升缘
552 上升缘
553 上升缘
554 上升缘
600 数字CDR电路
610 区块式二元相位侦测器
611 BPD
612 抽取逻辑电路
620 串行并行转换器
621 串行数据缓冲器
622 串行数据缓冲器
623 串行数据缓冲器
624 串行数据缓冲器
625 并行数据缓冲器
626 并行数据缓冲器
627 并行数据缓冲器
628 并行数据缓冲器
629 并行数据缓冲器
630 数字回路滤波器
631 数字滤波器
632 三角积分调制器
640 时脉相位选择器
650 除5电路
660 多工器
670 时脉选择电路
671 第一多工器
672 第二多工器
673 相位内插器
R0 第一接收信号
R1 第二接收信号
R2 第三接收信号
R3 第四接收信号
S0 第一均衡信号
S1 第二均衡信号
S2 第三均衡信号
S3 第四均衡信号
D0 第一恢复位流
D1 第二恢复位流
D2 第三恢复位流
D3 第四恢复位流
CK0 第一恢复时脉
CK1 第二恢复时脉
CK2 第三恢复时脉
CK3 第四恢复时脉
R0+ 正端接收信号
R0－ 负端接收信号
S0+ 正端均衡信号
S0－ 负端均衡信号
VDD 供电节点
TE0 第一时序误差信号
TE1 第二时序误差信号
CC 修正电流信号
VC 控制电压
CK0[7:0] 第一恢复时脉
CK0[0] 第一恢复时脉
CK0[1] 第一恢复时脉
CK0[2] 第一恢复时脉
CK0[3] 第一恢复时脉
CK0[4] 第一恢复时脉
CK0[5] 第一恢复时脉
CK0[6] 第一恢复时脉
CK0[7] 第一恢复时脉
Ts 时脉周期
D0d 延迟信号
E0 边缘取样
E0s 同步边缘取样
UP 第一逻辑信号
DN 第二逻辑信号
PH 相位选择信号
CK1DD 已除降时脉
TES 串行时序误差信号
TEP[0]～TEP[4] 并行时序误差信号
FTE 过滤后时序误差信号
710 接收一第一接收信号与一第二接收信号
720 分别均衡第一接收信号与第二接收信号为一第一均衡信号与一第二均衡信号
730 利用具有压控振荡器的一模拟架构对第一均衡信号执行时脉数据恢复处理以输出一第一恢复位流与一第一恢复时脉，其中模拟架构包括一压控振荡器
740 利用一数字架构对第二均衡信号执行时脉数据恢复处理以输出一第二恢复位流与一第二恢复时脉，其中数字架构包括时脉相位选择，且此时脉相位选择是出自于参考第一恢复时脉的时序
具体实施方式
本发明是关于一种多路串行连接接收器。于此，说明书揭示多个实施例，但应可了解的是本发明可以多种方法实现，并不限于下述的特定范例或实现此些范例的任意特征的特定方法。在其他实例中，并未显示或描述公众所知悉的细节，以避免混淆本发明的技术特征。
在本文中，当利用以模拟电压控制的压控振荡器来产生恢复时脉时，时脉数据恢复(clock-data recovery；CDR)电路/架构就属于模拟CDR电路/架构。在模拟CDR电路/架构下，是藉由建立模拟电压的适当值以封闭回路的方式来调整恢复时脉。
当利用以数字相位选择信号控制的相位选择电路(或时脉相位选择器)来(基于多相位时脉)产生恢复时脉时，CDR电路/架构就属于数字CDR电路/架构。在数字CDR电路/架构下，是藉由建立相位选择信号的适当值以封闭回路的方式来调整恢复时脉。
以4路串行数据连接为例，但不以此为限。4路串行数据连接包括由发射器端经由通信通道同时传送4个独立的位流至接收器端。尽管是传送4个独立的位流，发射器端还是使用一共用时脉源做为时序参考，并且此时序参考通常是来自锁定在本地晶体振荡器的时序上的锁相回路(phase lock loop；PLL)的输出。因此，在接收器端进行接收的情况下，尽管4位流因4通信通道之间通道长度的不匹配会发生时序偏差(timing skew)，但4位流在时序上还是会相互追踪。
图3为一实施例的4路接收器的概要示意图。参照图3，基于上述特性，4路接收器300包括一第一均衡器310、一模拟CDR电路320、一第二均衡器311、一第三均衡器312、一第四均衡器313、一第一数字CDR电路321、一第二数字CDR电路322以及一第三数字CDR电路323。
第一均衡器310接收一第一接收信号R0，并且输出一第一均衡信号S0。模拟CDR电路320接收第一均衡信号S0，并且输出一第一恢复时脉CK0和一第一恢复位流D0。第二均衡器311接收一第二接收信号R1，并且输出一第二均衡信号S1。第一数字CDR电路321接收第二均衡信号S1和第一恢复时脉CK0，并且输出一第二恢复时脉CK1和一第二恢复位流D1。第三均衡器312接收一第三接收信号R2，并且输出一第三均衡信号S2。第二数字CDR电路322接收第三均衡信号S2和第一恢复时脉CK0，并且输出一第三恢复时脉CK2和一第三恢复位流D2。第四均衡器313接收一第四接收信号R3，并且输出一第四均衡信号S3。第三数字CDR电路323接收第四均衡信号S3和第一恢复时脉CK0，并且输出一第四恢复时脉CK3和一第四恢复位流D3。
将模拟CDR电路320设计成具有高效能的时脉恢复，以致使第一恢复时脉CK0成功追踪时序参考。并且，第一接收信号R0的时序最初是依照时序参考建立在发射器端。
再者，利用模拟架构能允许CDR电路在时脉恢复的效能上具有较高的上限。此外，尽管各接收信号具有其时间偏差，第一接收信号R0的时序还能成功地分别追踪第一接收信号R1、第三接收信号R2与第四接收信号R3。并且，尽管各接收信号具有其时间偏差，第一恢复时脉CK0亦能成功地分别追踪第二接收信号R1、第三接收信号R2与第四接收信号R3。
因此，当第一恢复时脉CK0被提供给第一数字CDR电路321、第二数字CDR电路322与第三数字CDR电路323做为时序参考时，三个数字CDR电路321、322、323均只需要侦测第一接收信号R0与其他三个接收信号R1、R2、R3之间各别的时序偏差即可。如此一来，大大地减缓降低了三个数字CDR电路321、322、323的时脉恢复的工作的难度，因此即使使用数字架构仍能具有高效能的时脉恢复。因此，规避了数字架构性能不足的问题，同时完整保留数字架构的优点。藉由使用一模拟CDR电路320以及三个数字CDR电路321、322、323，此4路接收器300具备CDR的模拟架构与数字架构两者的优点。
图4为图3中的均衡器310的一实施例的示意图。参照图4，均衡器400利用差动信号传输架构。其中，第一接收信号R0包括一正端接收信号R0+以及一负端接收信号R0－，并且第一均衡信号S0包括一正端均衡信号S0+以及一负端均衡信号S0－。均衡器400包括一差动对、二电阻411、412、二电流源421、422以及一并联电阻电容(RC)电路。于此，差动对具有二晶体管401、402，并且提供一增益。在一些实施例中，晶体管401、402可为N通道金氧半(n-channel metal oxide semiconductor；NMOS)晶体管。电阻411、412提供一负载，并且电流源421、422提供一偏压。并联RC电路具有并联的电阻431与电容432，并且提供源极退化(source degeneration)。于附图中，VDD代表供电节点。由于均衡器400的详细电路运作为本领域所熟知，因此不再赘述。此外，图3中的均衡器311、312、313亦能使用与均衡器400的相同的电路实施。
图5A为图3中的模拟CDR电路320的一实施例的示意图。参照图5A，模拟CDR电路500包括一二元相位侦测器(binary phase detector；BPD)510、一电荷泵520、一模拟回路滤波器530、以及一压控振荡器(voltage-controlled oscillator；VCO)540。
以第一恢复时脉CK0为八相位时脉(因此标示为CK0[7:0])为例，但不以此为限。BPD510接收第一均衡信号S0与第一恢复时脉CK0[7:0]，并且输出第一恢复位流D0与一第一时序误差信号TE0。电荷泵520接收第一时序误差信号TE0，并且输出一修正电流信号CC。模拟回路滤波器530接收修正电流信号CC，并且输出一控制电压VC。VCO540接收控制电压VC，并且输出第一恢复时脉CK0[7:0]。于此，控制电压VC为一模拟信号。
图5B是第一恢复时脉CK0[7:0]的时序图。参照图5B，第一恢复时脉CK0[7:0]是八相位时脉。此八相位时脉具有八相位(相位0、1、2、3～7)，且八相位在时脉周期Ts的期间均匀位移。如图所示，在第一恢复时脉CK0[0](相位0)的上升缘551与下一上升缘552之间的时间差为时脉周期Ts。在第一恢复时脉CK0[0](相位0)的上升缘551与第一恢复时脉CK0[1](相位1)的上升缘553之间的时间差为八分之一的时脉周期Ts/8。在第一恢复时脉CK0[0]与第一恢复时脉CK0[4]之间有4相位位移(phase step)，因此在第一恢复时脉CK0[0](相位0)的上升缘551与第一恢复时脉CK0[4](相位4)的上升缘554之间的时间差为二分之一的时脉周期Ts/2。
图5C是图5A中的BPD510的一实施例的功能方块图。参照图5C，BPD510包括一第一数据正反器(data flip-flop；DFF)511、一第二DFF512、一第三DFF513、一第四DFF514、以及一BPD逻辑单元515。
第一DFF511在第一恢复时脉CK0[0]的上升缘触发，以接收第一均衡信号S0并输出第一恢复位流D0。第二DFF512在第一恢复时脉CK0[0]的上升缘触发，以接收第一恢复位流D0并输出一延迟信号D0d。此延迟信号D0d是第一恢复位流D0的单位周期延迟(unit-cycledelay)。第三DFF513在第一恢复时脉CK0[0]的下降缘触发，以接收第一等化信号S0并输出一边缘取样E0。第四DFF514在第一恢复时脉CK0[0]的上升缘触发，以接收边缘取样E0并输出一同步边缘取样E0s。BPD逻辑单元515接收第一恢复位流D0、延迟信号D0d与同步边缘取样E0s，并输出第一时序误差信号TE0。第一时序误差信号TE0为具有三个可能值(即，0、1及-1)中的一的三元信号。
BPD逻辑单元515为执行下述C语言码所述的逻辑运作的逻辑电路。
在电路执行上，第一时序误差信号TE0是由一第一逻辑信号UP以及一第二逻辑信号DN来表示。应注意的是，各逻辑信号具有二可能值(即，1及0)中之一。当第一时序误差信号TE0为0时，第一逻辑信号UP以及第二逻辑信号DN均为0；当第一时序误差信号TE0为1时，第一逻辑信号UP为1以及第二逻辑信号DN为0；以及当第一时序误差信号TE0为-1时，第一逻辑信号UP为0以及第二逻辑信号DN为1。
图5D是图5A中的电荷泵520与模拟回路滤波器530的一实施例的概要示意图。参照图5D，电荷泵520包括一电流源521、一第一开关522、一第二开关523以及一电流槽524。
第一开关522是由第一逻辑信号UP控制，而第二开关523是由第二逻辑信号DN控制。产生的修正电流信号CC为电流模式信号。应注意的是，如前述，第一逻辑信号UP以及第二逻辑信号DN是表示第一时序误差信号TE0的二逻辑信号。当第一逻辑信号UP以及第二逻辑信号DN均为0，第一开关522与第二开关523为断开，因此修正电流信号CC为0。当第一逻辑信号UP为1以及第二逻辑信号DN为0时，修正电流信号CC为正，即，电流由电荷泵520流至模拟回路滤波器530。当第一逻辑信号UP为0以及第二逻辑信号DN为1时，修正电流信号CC为负，即，电流由模拟回路滤波器530流回至电荷泵520。模拟回路滤波器530包括串联的电阻531与电容532，并且有效地将修正电流信号CC转换成控制电压VC。
图5E是图5A中的VCO540的一实施例的概要示意图。参照图5E，VCO540为4阶环形振荡器，并且其包括四个压控延迟单元541、542、543、544。压控延迟单元541、542、543、544配置成环形架构。压控延迟单元541、542、543、544接收控制电压VC，并且输出八相位时脉(第一恢复时脉CK0[7:0])。压控延迟单元541、542、543、544中的每一者接收来自前级电路的差动输出信号，并且输出差动输出信号给后级电路。
举例而言，压控延迟单元541接收具有正端第一恢复时脉CK0[7]与负端第一恢复时脉CK0[7]的差动输入信号，并且输出具有正端第一恢复时脉CK0[0]与负端第一恢复时脉CK0[4]的差动输出信号。
于此，压控延迟单元541、542、543、544中的每一者能以美国公开号第US2013/0106515号专利申请案所揭露的压控延迟电路实现。
图6A是图3中的数字CDR电路321的一实施例的功能方块图。参照图6A，数字CDR电路600包括一区块式二元相位侦测器(block binary phase detector；BBPD)610、一数字回路滤波器630、一时脉相位选择器640、以及一除5电路650。
BBPD610接收第二均衡信号S1，并且依照第二恢复时脉CK1与已除降(divided-down)时脉CK1DD输出第二恢复位流D1与第二时序误差信号TE1。数字回路滤波器630接收第二时序误差信号TE1，并且依照已除降时脉CK1DD输出相位选择信号PH。时脉相位选择器640接收相位选择信号PH与第一恢复时脉CK0[7:0]，并且输出第二恢复时脉CK1。除5电路650接收第二恢复时脉CK1，并且输出已除降时脉CK1DD。于此，已除降时脉CK1DD的速度较在第二均衡信号S1中的位流的符号速率低5倍。应注意的是，在此范例实施例中，区块处理的区块尺寸为5，但本发明不限于此。于此，相位选择信号PH为一数字信号。
图6B是图6A中的BBPD610的一实施例的功能方块图。参照图6B，BBPD610包括一BPD611、一串行并行转换器(serial-to-parallel converter；S/P converter)620、以及一抽取逻辑(decimation logic)电路612。
BPD611接收第二均衡信号S1，并且依照第二恢复时脉CK1输出第二恢复位流D1与串行时序误差信号TES。串行并行转换器620将串行时序误差信号TES转换成并行时序误差信号TEP[4:0](即，附图中的TEP[0]、TEP[1]、TEP[2]、TEP[3]及TEP[4])。串行时序误差信号TES是在第二恢复时脉CK1的时脉域中，而并行时序误差信号TEP[4:0]是在已除降时脉CK1DD的时脉域中。抽取逻辑电路612接收并行时序误差信号TEP[4:0]，并且输出第二时序误差信号TE1。
其中，BPD611能以图5A中的BPD510实现，此时则分别以第一均衡信号S0、第一恢复时脉CK0[0]与第一时序误差信号TE0取代第二均衡信号S1、第二恢复时脉CK1与串行时序误差信号TES。
在一些实施例中，串行并行转换器620包括4个串行数据缓冲器621、622、623、624以及5个并行数据缓冲器625、626、627、628、629。于此，串行数据缓冲器621、622、623、624是以第二恢复时脉CK1的上升缘触发，而并行数据缓冲器625、626、627、628、629则是以已除降时脉CK1DD的上升缘触发。
在一实施例中，抽取逻辑电路612能为执行以下列C语言所写成的演算法的逻辑电路。
图6C为图6A中的数字回路滤波器630的一实施例的功能方块图。在一实施例中，参照图6C，数字回路滤波器630包括一数字滤波器631以及一三角积分调制器(delta-sigmamodulator；DSM)632。
数字滤波器631的电路符号通常为H(Z)，并且以已除降时脉CK1DD时控。数字滤波器631接收第二时序误差信号TE1，并且输出过滤后时序误差信号FTE。三角积分调制器632是亦以已除降时脉CK1DD时控。三角积分调制器632接收过滤后时序误差信号FTE，并且输出相位选择信号PH。
在一实施例中，数字滤波器631能执行下述Z转换表现的转换函数(H(z))。
其中，Kp与Ki为两参数。在一实施例中，Ki＝0，因此H(z)＝Kp。
在一实施例中，数字滤波器631仅包括一乘法器。DSM632是用以截断过滤后时序误差信号FTE，以致于产生的相位选择信号PH相同于图6A中的随后的时脉相位选择器640。使用DSM来截断信号，而不是直接截断信号，如此是一种因截断造成信息损失的不利影响的减少方法。此减少方法为本领域所熟知，因此不再赘述。
图6D是图6A中的时脉相位选择器640的一实施例的概要示意图。参照图6D，一多工器660适用以实施图6A中的时脉相位选择器640，并且用以依照相位选择信号PH选择具有八相位的第一恢复时脉CK0[7:0]的一相位。为了适用于使用多工器660来实施时脉相位选择器640，相位选择信号PH必须为整数(此能以利用如图6C所示的DSM来产生相位选择信号PH来满足。)
应注意的是，八相位时脉的模8(modulo8)本质PH＝8是相等于PH＝0、PH＝9是相等于PH＝1、以及PH＝-1是相等于PH＝7等。因此，相位选择信号PH因隐含的模8本质而内隐地限制为八个值：0、1、2、3、4、5、6及7。
多工器660通过依照相位选择信号PH的值选择第一恢复时脉CK0[7:0]的八相位中的一来输出第二恢复时脉CK1。
举例而言，若相位选择信号PH为2，多工器660选择第一恢复时脉CK0[2]作为第二恢复时脉CK1。若相位选择信号PH为5，多工器660选择第一恢复时脉CK0[5]作为第二恢复时脉CK1。
在另一实施例中，参照图6E，一时脉选择电路670用以实现图6A中的时脉相位选择器640。为了适用于使用时脉选择电路670，相位选择信号PH包括整数部分(附图中标示为int(PH)，并且内隐地限制为八个值：0、1、2、3、4、5、6及7)及小数部分(附图中标示为frac(PH))。时脉选择电路670包括一第一多工器671、一第二多工器672、以及一相位内插器673。
第一多工器671依照整数部分int(PH)的值输出出自第一恢复时脉CK0[7:0]的一第一受选相位CKA。第二多工器672依照整数部分int(PH)+1的值输出出自第一恢复时脉CK0[7:0]的一第二受选相位CKB。应注意的是，若整数部分int(PH)+1等于8，因时脉相位的模8本质，其即相同于0。相位内插器673通过执行在第一受选相位CKA与第二受选相位CKB之间的相位内插来输出第二恢复时脉CK1。
举例来说，但不以此为限，小数部分frac(PH)藉由数字回路滤波器630内的DSM截短成4个可能值(即，0、1/4、1/2及3/4)中之一。
相位内插器673通过结合(1-小数部分frac(PH))×100％的第一受选相位CKA以及小数部分frac(PH)×100％的第二受选相位CKB来执行相位内插。举例来说，若相位选择信号PH为由于整数部分int(PH)为3，第一恢复时脉CK0[3]与第一恢复时脉CK0[4]分别受选为第一受选相位CKA与第二受选相位CKB。并且，由于小数部分frac(PH)为第二恢复时脉CK1是通过结合75％的第一恢复时脉CK0[3]与25％的第一恢复时脉CK0[4]来获得。若相位选择信号PH为由于整数部分int(PH)为5，第一恢复时脉CK0[5]与第一恢复时脉CK0[6]分别受选为第一受选相位CKA与第二受选相位CKB。并且，由于小数部分frac(PH)为第二恢复时脉CK1是通过结合25％的第一恢复时脉CK0[5]与75％的第一恢复时脉CK0[6]来获得。若相位选择信号PH为由于整数部分int(PH)为7，第一恢复时脉CK0[7]与第一恢复时脉CK0[0]分别受选为第一受选相位CKA与第二受选相位CKB。并且，由于小数部分frac(PH)为第二恢复时脉CK1是通过结合50％的第一恢复时脉CK0[7]与50％的第一恢复时脉CK0[0]来获得。若相位选择信号PH为2，由于整数部分int(PH)为2，第一恢复时脉CK0[2]与第一恢复时脉CK0[3]分别受选为第一受选相位CKA与第二受选相位CKB。并且，由于小数部分frac(PH)为0，第二恢复时脉CK1是通过结合100％的第一恢复时脉CK0[2]与0％的第一恢复时脉CK0[3]来获得。通过以特定百分比(或比率)结合多相位时脉中的二相邻相位而执行的相位内插为本领域所熟知，因此不再赘述。
图6A中的除5电路650能以同步计数器实现。于此，同步计数器为本领域所熟知，故不再赘述。
在一实施例中，CDR600的电路架构能通过简单对应改变接口信号来用以实现图3的数字CDR322、323，例如：以第三均衡信号S2与第四均衡信号S3取代第二均衡信号S1、以第三恢复位流D2与第四恢复位流D3取代第二恢复位流D1、以及以第三恢复时脉CK2与第四恢复时脉CK3取代第二恢复时脉CK1。
虽然在附图中显示第一恢复时脉CK0是直接传输给数字CDR电路321、322、323，但其仅使用参考第一恢复时脉CK0的时序来增进数字CDR电路321、322、323的效能的一范例。在不脱离本发明的范围下，只要数字CDR电路321、322、323利用参考第一恢复时脉CK0的时序，亦能有其他实施例。举例而言，在一替代实施例中，为了取代直接传输给数字CDR电路321、322、323，一锁相回路(phase lock loop；PLL)(图中未显示)设置在模拟CDR电路320与各数字CDR电路321、322、323之间，并用以产生相位与第一恢复时脉CK0锁定的衍生时脉，然后将衍生时脉输出给数字CDR电路321、322、323。此替代实施例提供允许使用PLL来产生多相位时脉(其为数字CDR电路321、322、323所需的信号)的适应性，藉以取代模拟CDR电路320直接产生多相位时脉的需求。其中，PLL为本领域所熟知，故不再赘述。
虽然附图中是显示4路接收器300，但此非本发明的限制，本发明能应用在任意M路接收器，且M为大于1的整数。在M路接收器的M路中，1路利用模拟CDR架构来产生第一恢复时脉，其余则利用参考第一恢复时脉的时序的数字CDR架构。
图7为根据本发明一实施例的多路接收器的信号接收方法的流程图。参照图7，信号接收方法包括接收一第一接收信号与一第二接收信号(步骤710)、分别均衡第一接收信号与第二接收信号为一第一均衡信号与一第二均衡信号(步骤720)、利用一模拟架构对第一均衡信号执行时脉数据恢复处理以输出一第一恢复位流与一第一恢复时脉(步骤730)、以及利用一数字架构对第二均衡信号执行时脉数据恢复处理以输出一第二恢复位流与一第二恢复时脉(步骤740)。于此，模拟架构包括一压控振荡器。而数字架构包括时脉相位选择，并且此时脉相位选择是出自于参考第一恢复时脉的时序。
虽然本发明以前述的实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的构思和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求所界定者为准。

Claims (21)

1.一种多路接收器，用以同时接收使用一共用时脉源做为时序参考的多路信号，该多路接收器包括：
一第一均衡器，用以接收该多路信号中的一第一接收信号并输出一第一均衡信号；
一第二均衡器，用以接收该多路信号中的一第二接收信号并输出一第二均衡信号；
一模拟时脉数据恢复电路，用以接收该第一均衡信号并依照一模拟控制电压输出一第一恢复位流与一第一恢复时脉；以及
一数字时脉数据恢复电路，用以接收该第二均衡信号与该第一恢复时脉并依照一数字相位选择信号基于该第一恢复时脉的相位选择输出一第二恢复位流与一第二恢复时脉。
2.根据权利要求1所述的多路接收器，其中该第一恢复时脉是由一压控振荡器产生，且该压控振荡器是由以封闭回路建立的该模拟控制电压所控制，以致使该第一恢复时脉的时序对准于该第一均衡信号的时序。
3.根据权利要求1所述的多路接收器，其中该第二恢复时脉是依照该数字相位选择信号经由该第一恢复时脉的相位选择而产生，且该数字相位选择信号是以封闭回路建立，以致使该第二恢复时脉的时序对准于该第二均衡信号的时序。
4.根据权利要求1至3中的任一项所述的多路接收器，其中该模拟时脉数据恢复电路包括：
一二元相位侦测器，用以接收该第一均衡信号以及该第一恢复时脉并输出该第一恢复位流以及一时序误差信号；
一电荷泵，用以接收该时序误差信号并且输出一修正电流信号；
一模拟回路滤波器，用以接收该修正电流信号并且输出该模拟控制电压；以及
一压控振荡器，用以于该模拟控制电压的控制下产生该第一恢复时脉。
5.根据权利要求4所述的多路接收器，其中该二元相位侦测器包括：
一第一数据正反器，用以接收该第一均衡信号及该第一恢复时脉，并根据该第一恢复时脉的触发输出该第一恢复位流；
一第二数据正反器，用以接收该第一恢复位流及该第一恢复时脉，并根据该第一恢复时脉的触发输出一延迟信号；
一第三数据正反器，用以接收该第一均衡信号及该第一恢复时脉，并根据该第一恢复时脉的触发输出一边缘取样信号；
一第四数据正反器，用以接收该边缘取样信号及该第一恢复时脉，并根据该第一恢复时脉的触发输出一同步边缘取样信号；以及
一逻辑单元，用以接收该第一恢复位流、该延迟信号及该同步边缘取样信号，并根据该第一恢复位流、该延迟信号及该同步边缘取样信号输出该时序误差信号。
6.根据权利要求4所述的多路接收器，其中该电荷泵包括：
一电流源；
一第一开关，与该电流源串联连接，根据一第一逻辑信号的控制闭合或断开；
一第二开关，与该第一开关串联连接，根据一第二逻辑信号的控制闭合或断开；以及
一电流槽，与该第二开关串联连接；
其中该第一逻辑信号与该第二逻辑信号为表示该时序误差信号的两个逻辑信号；
其中根据该第一开关与该第二开关的闭合或断开，控制该修正电流信号的输出。
7.根据权利要求4所述的多路接收器，其中该压控振荡器为一环形振荡器。
8.根据权利要求1至3中的任一项所述的多路接收器，其中该数字时脉数据恢复电路包括：
一二元相位侦测器，用以接收该第二均衡信号并且依照该第二恢复时脉与一已除降时脉输出该第二恢复位流与一时序误差信号；
一数字回路滤波器，用以接收该时序误差信号并且依照该已除降时脉输出该数字相位选择信号；
一时脉相位选择器，用以在该数字相位选择信号的控制下基于该第一恢复时脉的相位选择输出该第二恢复时脉；以及
一除法电路，用以除降该第二恢复时脉来产生该已除降时脉。
9.根据权利要求8所述的多路接收器，其中该二元相位侦测器包括：
一第二二元相位侦测器，用以接收该第二均衡信号与该第二恢复时脉，并依照该第二恢复时脉输出该第二恢复位流与一串行时序误差信号；
一串行并行转换器，用以依照该第二恢复时脉与该已除降时脉将该串行时序误差信号转换成并行时序误差信号；以及
一抽取逻辑单元，用以接收该并行时序误差信号，并输出该时序误差信号。
10.根据权利要求8所述的多路接收器，其中该时脉相位选择器包括一多工器。
11.根据权利要求10所述的多路接收器，其中该时脉相位选择器还包括一相位内插器，用以接收该多工器的输出。
12.根据权利要求8所述的多路接收器，其中该数字回路滤波器包括一数字滤波器以及一三角积分调制器，该三角积分调制器用以接收该数字滤波器的输出。
13.根据权利要求8所述的多路接收器，其中该除法电路为一同步计数器。
14.根据权利要求1至3中的任一项所述的多路接收器，其中该数字时脉数据恢复电路包括：一逻辑电路，根据由除降该第二恢复时脉而得的一已除降时脉运作。
15.一种多路接收器的信号接收方法，其特征在于，包括：
通过相互独立的通信信道同时接收一第一接收信号与一第二接收信号，该第一接收信号与第二接收信号使用一共用时脉源做为时序参考；
均衡该第一接收信号为一第一均衡信号；
均衡该第二接收信号为一第二均衡信号；
利用一模拟架构对该第一均衡信号进行时脉数据恢复处理以输出一第一恢复位流与一第一恢复时脉；以及
利用一数字架构接收该第二均衡信号与该第一恢复时脉并依照一数字相位选择信号基于该第一恢复时脉的相位选择输出一第二恢复位流与一第二恢复时脉。
16.根据权利要求15所述的多路接收器的信号接收方法，其中该模拟架构包括使用一压控振荡器。
17.根据权利要求16所述的多路接收器的信号接收方法，其中该压控振荡器由以封闭回路建立的一模拟控制电压所控制以使该第一恢复时脉的时序对准于该第一均衡信号的时序。
18.根据权利要求17所述的多路接收器的信号接收方法，其中该相位选择是由以该封闭回路建立的该数字相位选择信号所控制，以使该第二恢复时脉的时序对准于该第二均衡信号的时序。
19.根据权利要求18所述的多路接收器的信号接收方法，其中该数字相位选择信号是由在一已除降时脉下运作的一逻辑电路所产生，且该已除降时脉是藉由除降该第二恢复时脉而得。
20.根据权利要求19所述的多路接收器的信号接收方法，其中该逻辑电路包括一三角积分调制器。
21.根据权利要求18所述的多路接收器的信号接收方法，其中该数字相位选择包括该第一恢复时脉的一相位内插。
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