WO2012035651A1 - 回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法 - Google Patents

回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法 Download PDF

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clock signal
frequency
phase
output
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河野　武司
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富士通株式会社
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    • H—ELECTRICITY
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/16—Networks for phase shifting
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Definitions

  • the present invention relates to a circuit device, a frequency change circuit, a circuit device test method, and a frequency change circuit control method.
  • a pattern generation circuit that generates a predetermined test pattern according to the logic of an LSI circuit, and a determination circuit that determines the quality of an LSI based on the result of operating the circuit by inputting the generated test pattern
  • a BIST (Build In Self Test) technique incorporated in an LSI is known. With this BIST technology, the test time in the LSI shipping process in the semiconductor factory can be shortened and the test cost can be reduced.
  • a circuit device such as a conventional semiconductor circuit device does not include a circuit for changing the frequency of the BIST clock signal.
  • An object of the present invention is to provide a circuit control method.
  • a circuit device inputs a clock generation unit that outputs a clock signal of a first frequency, and a clock signal of a first frequency that is output from the clock generation unit, A plurality of phase control units that respectively output a clock signal having a first frequency whose phase is advanced or retarded with respect to the phase of the clock signal, and a plurality of first frequencies that are respectively output by the plurality of phase control units.
  • a selection unit that sequentially selects pulses of the clock signal having the first frequency and outputs a clock signal having the second frequency, and a second frequency output by the selection unit.
  • a pattern generation unit that generates a test pattern, a clock signal of a second frequency output from the selection unit, and a test pattern generated by the pattern generation unit are input.
  • a clock signal of the second frequency Based on the clock signal of the second frequency, characterized by having a circuit section for outputting an operation result obtained by operating the test pattern as input.
  • FIG. 1 is a block diagram showing a semiconductor circuit device 10 according to a first embodiment.
  • 1 is a diagram showing a cycle sweep circuit 11 of a semiconductor circuit device 10 according to a first embodiment.
  • FIG. 3 is a timing chart illustrating a procedure for changing the frequency of a clock signal in the semiconductor circuit device 10 according to the first embodiment;
  • FIG. 6 is a diagram showing a state where the semiconductor circuit device of the second embodiment is connected to an LSI tester.
  • FIG. 6 is a diagram showing a cycle sweep circuit 211 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 6 is a diagram illustrating a phase control circuit 20 of a semiconductor circuit device 200 according to a second embodiment.
  • FIG. 6 is a timing chart for explaining the operation principle of the phase control circuit 20 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 6 is a diagram showing a sweep sequencer 40 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a process performed by a scan system control circuit 16 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a process performed by a sweep sequencer 40 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 10 is a state transition diagram showing a state of transition between a Node number and a parameter k when the phase of the clock signal CKB is changed by the phase selection circuit 30 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 10 is a state transition diagram showing a state of transition between a Node number and a parameter k when the phase of the clock signal CKB is changed by the phase selection circuit 30 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a timing chart when a signal line from Node 0 to Node n-1 is sequentially selected to generate a clock signal CKB in the phase selection circuit 30 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 10 is a diagram illustrating a timing chart when a signal line from Node 0 to Node n-1 is sequentially selected to generate a clock signal CKB in the phase selection circuit 30 of the semiconductor circuit device 200 according to the second embodiment.
  • 6 is a diagram showing a test result storage circuit 15 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 1 is a block diagram showing a semiconductor circuit device of a comparative example.
  • the semiconductor circuit device 1 of the comparative example includes a PLL (Phase Locked Loop) 2, a test pattern generation circuit 3, a circuit under test 4, and a test result storage circuit 5.
  • PLL Phase Locked Loop
  • the semiconductor circuit device 1 is an LSI (Large Scale Integration circuit) and includes, for example, an SRAM (Static Random Access Memory).
  • test pattern generation circuit 3 and the test result storage circuit 5 are circuits necessary for executing BIST, and the circuit under test 4 is an SRAM.
  • the PLL 2 outputs a clock signal obtained by multiplying the frequency of the clock signal input from the outside of the semiconductor circuit device 1.
  • the PLL 2 outputs a clock signal for normal operation (system operation) when a clock signal is input from a crystal oscillator outside the semiconductor circuit device 1 during normal operation (system operation) of the semiconductor circuit device 1.
  • the PLL 2 outputs a BIST clock signal.
  • the PLL 2 is connected to the test pattern generation circuit 3, the circuit under test 4, and the test result storage circuit 5.
  • a clock signal for BIST is supplied to the test pattern generation circuit 3, the circuit under test 4 and the test result storage circuit 5. Enter each.
  • the normal operation means an operation using the semiconductor circuit device 1 as an SRAM when the semiconductor circuit device 1 is an SRAM (Static Random Access Memory).
  • the clock signal for normal operation is a clock signal necessary for the semiconductor circuit device 1 as the SRAM to perform normal operation (system operation).
  • the BIST clock signal is a clock signal necessary for executing the BIST of the circuit under test 4.
  • the test pattern generation circuit 3 is a circuit for generating test pattern data necessary for the BIST of the device under test 4, and for example, a sequencer including a program register can be used.
  • the test pattern includes data (write data) for writing to all bit cells included in the circuit under test 4, data (address data) representing the address of each bit cell, W / E (Write / Enable) signal, expectation Includes data representing values and so on.
  • the test pattern is generated by the program register of the test pattern generation circuit 3.
  • the output terminal of the test pattern generation circuit 3 is connected to the circuit under test 4 and the test result storage circuit 5.
  • the test pattern generation circuit 3 inputs write data, address data, and W / E signals in the test pattern to the device under test 4 and inputs an expected value to the test result storage circuit 5.
  • the circuit under test 4 is a circuit to be tested by the BIST and is, for example, an SRAM.
  • the output terminal of the circuit under test 4 is connected to the test result storage circuit 5.
  • the circuit under test 4 outputs an operation result representing an operation result based on the BIST clock signal and the test pattern.
  • the test result storage circuit 5 is a circuit for storing a test result (BIST test result) obtained by comparing the operation result of the circuit under test 4 with an expected value.
  • a register can be used.
  • the BIST test result is a match / mismatch result (pass / fail result of the circuit under test 4) when the write data is written in the circuit under test 4 and the data read from the circuit under test 4 is compared with the expected value.
  • the semiconductor circuit device 1 When BIST of the semiconductor circuit device 1 is performed, the semiconductor circuit device 1 is connected to an LSI tester, and an input signal for BIST is input to the PLL 2.
  • the PLL outputs a BIST clock signal, and the BIST clock signal is input to the test pattern generation circuit 3, the circuit under test 4, and the test result storage circuit 5.
  • the test pattern generation circuit 3 outputs a test pattern based on the logic of the circuit under test to be tested in accordance with the BIST clock signal input from the PLL 2.
  • the test pattern output from the test pattern generation circuit 3 is input to the circuit under test 4.
  • the circuit under test 4 writes the write data included in the test pattern based on the BIST clock signal.
  • the write data is read from the circuit under test 4, the data read by the test result storage circuit 5 is compared with an expected value, and data representing the test result is stored.
  • test results stored in the test result storage circuit 5 are scanned out by the LSI tester and taken out of the test result storage circuit 5.
  • the parameters on the vertical axis and the horizontal axis indicate the correlated parameters such as the power supply voltage and the operating frequency of the circuit under test 4 when applying the BIST test pattern.
  • the test results obtained by changing the power supply voltage and the operating frequency of the circuit under test 4 are summarized in a matrix.
  • the shmoo plot includes a third axis (temperature axis) orthogonal to the vertical axis and the horizontal axis when the temperature of the semiconductor circuit device 1 is a parameter in addition to the power supply voltage and operating frequency of the circuit under test 4. It will be.
  • an operation test (an operation test for one type of power supply voltage, one type of operating frequency, and one type of temperature) is performed in one test. ing. In order to change the power supply voltage, the operating frequency, or the temperature of the circuit under test 4, it is necessary to reset the power supply voltage, the operating frequency, or the temperature.
  • the time for turning on / off the power to the circuit under test 4 It takes time to set the test circuit 4 and read the test result.
  • the semiconductor circuit device 1 of the comparative example has a problem that it takes a lot of time to create a shmoo plot while changing the operating frequency of the circuit under test 4.
  • an object is to provide a semiconductor circuit device that solves the above-described problems.
  • the semiconductor circuit device according to the first and second embodiments will be described.
  • FIG. 2 is a block diagram showing the semiconductor circuit device 10 according to the first embodiment.
  • the semiconductor circuit device 10 includes a cycle sweep circuit 11, a PLL 12, a test pattern generation circuit 13, a circuit under test 14, and a test result storage circuit 15.
  • the PLL 12, the circuit under test 14 and the test result storage circuit 15 shown in FIG. 2 are different from those in the first embodiment in the input BIST clock signal, but the PLL 2 of the semiconductor circuit device 1 of the comparative example shown in FIG.
  • the circuit is basically the same as the circuit under test 4 and the test result storage circuit 5. Therefore, the description of the PLL 12, the circuit under test 14, and the test result storage circuit 15 is referred to the description of the PLL 2, the circuit under test 4 and the test result storage circuit 5 shown in FIG.
  • the semiconductor circuit device 10 is an LSI
  • the circuit device is not limited to an LSI such as the semiconductor circuit device 10, and at least one of the cycle sweep circuit 11, the PLL 12, the test pattern generation circuit 13, and the test result storage circuit 15 is a discrete component or It may be realized by FPG (Field Programmable Gate Array) or the like.
  • FPG Field Programmable Gate Array
  • the semiconductor circuit device 10 executes the BIST while changing the frequency of the BIST clock signal by the cycle sweep circuit 11, and acquires the frequency characteristics of the shmoo plot in a single continuous process. enable.
  • test pattern generation circuit 13 is obtained by adding a new function to the test pattern generation circuit 3 of the first embodiment. This additional function will be described later.
  • the cycle sweep circuit 11 is disposed between the PLL 12, the test pattern generation circuit 13, the circuit under test 14, and the test result storage circuit 15.
  • the cycle sweep circuit 11 is a circuit that can input the BIST clock signal CKA output from the PLL 12 as an example of the clock generation unit and change the frequency of the clock signal CKA.
  • the cycle sweep circuit 11 receives the clock signal CKA and outputs the clock signal CKB in which the frequency of the clock signal CKA is changed.
  • the clock signal CKB is a signal obtained by changing the frequency of the clock signal CKA by advancing or retarding the phase of the clock signal CKA.
  • the degree to which the clock signal CKA is advanced or retarded can be set discretely.
  • the clock signal CKA is advanced, one cycle of the clock signal CKB output from the cycle sweep circuit 11 is shortened and the frequency is increased.
  • the clock signal CKA is retarded, one cycle of the clock signal CKB output from the cycle sweep circuit 11 becomes longer and the frequency becomes lower.
  • “0” can be set as the degree to advance or retard the clock signal CKA.
  • the clock signal CKB output from the cycle sweep circuit 11 has the same cycle and frequency as the clock signal CKA input to the cycle sweep circuit 11.
  • the clock signal CKB output from the cycle sweep circuit 11 is input to the test pattern generation circuit 13, the circuit under test 14, and the test result storage circuit 15.
  • the test pattern generation circuit 13 outputs a certain type of test pattern a plurality of times (m is an arbitrary integer of 2 or more) based on the BIST clock signal CKB input from the cycle sweep circuit 11. It is an example.
  • the test pattern output from the test pattern generation circuit 13 is input to the circuit under test 14.
  • test pattern in the first embodiment is generated together with the clock signal CKB whose cycle is gradually shortened in the test pattern generation circuit 13, the test pattern generated continuously has a plurality of operating frequencies. Will be included.
  • test pattern generation circuit 13 has a function of outputting a wrap signal to be input to the test result storage circuit 15 as an additional function to the test pattern generation circuit 3 of the comparative example. Similar to the test pattern, the wrap signal is generated by a program register inside the test pattern generation circuit 13.
  • the test pattern generation circuit 13 outputs a wrap signal every time the test pattern is switched once when m test patterns are generated in order.
  • the wrap signal is raised to the H level (“1”) for a predetermined period by the test pattern generation circuit 13 every time the test pattern is switched once (every test pattern is completed).
  • the signal is set to L level (“0”) during execution, and details thereof will be described later.
  • the circuit under test 14 is an example of a circuit unit that processes a test pattern based on the BIST clock signal CKB and inputs a processing result (operation result) to the test result storage circuit 15.
  • the test result storage circuit 15 compares the processing result (operation result) of the circuit under test 14 with an expected value, and stores data representing the test result (comparison result).
  • the test result storage circuit 15 includes a function as an example of a comparison unit that compares a processing result (operation result) with an expected value, and a function as an example of a comparison result holding unit that holds a test result (comparison result).
  • FIG. 3 is a diagram showing the cycle sweep circuit 11 of the semiconductor circuit device 10 according to the first embodiment.
  • the cycle sweep circuit 11 includes a clock input terminal 11A, a clock output terminal 11B, a lap signal input terminal 11C, phase control circuits 20 1 , 20 2, ..., 20 n ⁇ 1 , a phase selection circuit 30, and a sweep sequencer 40. including.
  • n signal lines branched in parallel.
  • the branched n signal lines are distinguished from Node 0, Node 1, Node 2, ..., Node ⁇ ⁇ ⁇ n-1.
  • the clock output terminal 11B is connected to the test pattern generation circuit 13, the circuit under test 14 and the test result storage circuit 15 shown in FIG. 2, and the clock signal whose frequency has been changed by the cycle sweep circuit 11 is used as the test pattern generation circuit. 13, input to the circuit under test 14 and the test result storage circuit 15.
  • the wrap signal input terminal 11C is connected to the test pattern generation circuit 13 shown in FIG. 2, and inputs the wrap signal output from the test pattern generation circuit 13 to the cycle sweep circuit 11.
  • phase control circuits 20 1 , 20 2 ,..., 20 n ⁇ 1 are respectively connected between the clock input terminal 11A and the phase selection circuit 30 with Node 1, Node 2,. It is inserted in the signal line. A phase control circuit is not inserted in the signal line of Node 0.
  • the phase control circuits 20 1 , 20 2 ,..., 20 n ⁇ 1 are used to advance the phase of the clock signal CKA based on the phase control signals 1 to n ⁇ 1 input from the sweep sequencer 40, respectively.
  • An example of a plurality of phase control units that shortens one cycle of the clock signal CKA by (1 ⁇ k) times, (2 ⁇ k) times,..., ((N ⁇ 1) ⁇ k) times the unit time. is there.
  • the phase control signals 1 to n-1 input from the sweep sequencer 40 are the clock signals CKA generated by the phase control circuits 20 1 , 20 2 ,..., 20 n ⁇ 1 according to the values of n and k. This is a control signal for controlling the advance angle or delay angle of the phase.
  • the phase control signals 1 to n ⁇ 1 are respectively (1 ⁇ k) times, (2 ⁇ k) times of unit time ((n ⁇ 1) ⁇ ) as the degree of shortening of one cycle of the clock signal CKA. k) represents double times.
  • n is an arbitrary integer equal to or greater than 2, and is a fixed value obtained by adding a fraction of Node 0 to the number (n ⁇ 1) of the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1. It is.
  • the parameter k is a parameter that increases in order from 0 to m, with the maximum value being m ⁇ 1 (m is an arbitrary integer (fixed value) of 2 or more).
  • the semiconductor circuit device 10 executes BIST using m test patterns 0 to m-1 in order.
  • the value of the parameter k represents the test pattern k used at that time.
  • the number of test patterns is m from 0 to m-1, but when the value of the parameter k increases sequentially from 0 and reaches m, the BIST by the test patterns 0 to m-1 is all completed. It will be.
  • the clock signal CKA is sequentially increased by the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 while sequentially increasing the value of the parameter k from 0 to (m ⁇ 1). To shorten the period.
  • the semiconductor circuit device 10 ends the BIST when the value of the parameter k reaches m.
  • the period of the clock signal CKA, the phase control circuit 20 1, 20 2,..., In 20 n-1 the unit time (1 ⁇ k) times, (2 ⁇ k) times ...
  • the value of the parameter k is shortened while increasing in order from 0 to (m ⁇ 1).
  • the unit time is (1 ⁇ 0) times, (2 ⁇ 0) times,..., ((N ⁇ 1) ⁇ 0) times. (0x1) times, (1x1) times, (2x1) times ... ((n-1) x1) times, ..., (0x (m-1)) times.
  • the cycle of the clock signal CKA is in the order of (1 ⁇ (m ⁇ 1)) times, (2 ⁇ (m ⁇ 1)) times,... ((N ⁇ 1) ⁇ (m ⁇ 1)) times. Repeatedly shortened.
  • the phase selection circuit 30 is a circuit that generates a clock signal CKB with a shortened period based on the phase selection signal input from the sweep sequencer 40.
  • the phase selection signal is a clock signal CKA (when Node 0 is selected) or phase control that is input to the phase selection circuit 30 via each signal line of Node ⁇ 0, Node 1, Node 2, ... Node n-1.
  • This is a signal for sequentially selecting H (High) level pulses of the clock signals from the circuits 1 to n-1 (when Nodes 1 to n-1 are selected).
  • the phase selection signal represents the Node number of the signal line selected by the phase selection circuit 30. .
  • Node number represented by the phase selection signal in order to sequentially select the clock signal CKA input to the phase selection circuit 30 from the signal line of Node ⁇ 0, Node 1, Node 2,. Change in turn every cycle.
  • the phase selection circuit 30 Based on the phase selection signal, the phase selection circuit 30 outputs an H level pulse of the clock signal CKA input via each signal line of Node ⁇ 0, Node 1, Node 2, ..., Node n-1.
  • the clock signal CKB with a shortened cycle is generated by selecting one by one for each cycle.
  • a selector may be used as the phase selection circuit 30.
  • the phase selection circuit 30 is an example of a selection unit.
  • phase control circuits 20 1 , 20 2 ,..., 20 n ⁇ 1 are inserted in the signal lines of Node 1, Node 2,.
  • a phase control circuit is not inserted in the signal line.
  • phase of the H level pulse of the clock signal CKA input to the phase selection circuit 30 via the signal lines of Node 0, Node 1, Node 2, ... Node n-1 is 0 times the unit time, ( The angle is advanced by (1 ⁇ k) times, (2 ⁇ k) times, ((n ⁇ 1) ⁇ k) times.
  • the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 sequentially output the H level pulses of the clock signal CKA until the value of the parameter k changes from 0 to the maximum value (m ⁇ 1).
  • the phase selection circuit 30 generates an H level pulse of the clock signal CKA input through the signal lines of Node 0, Node 1, Node 2,..., Node n ⁇ 1. Select one by one in order.
  • the phase of the H level pulse of the cycle of the clock signal CKB output from the phase selection circuit 30 is 0 times the unit time in turn for each cycle with respect to the phase of the H level pulse of the clock signal CKA. , (1 ⁇ k) times, (2 ⁇ k) times... ((N ⁇ 1) ⁇ k) times.
  • the phase of the H level pulse of the cycle of the clock signal CKB is (0 ⁇ 0) times, (1 ⁇ 0) times (1 ⁇ 0) times (2) of the phase of the H level pulse of the clock signal CKA.
  • the angle is repeatedly advanced while increasing the value of the parameter k from 0 to the maximum value (m ⁇ 1) in the order of times.
  • Such a shortening of the cycle of the clock signal CKB is performed in order to obtain the frequency characteristics of the shmoo plot continuously in a single process.
  • Sweep sequencer 40 outputs the phase control signal 1 ⁇ n-1 to be input to each of the phase control circuit 20 1, 20 2 ⁇ 20 n -1, and a phase selection signal input to the phase selection circuit 30 It is an example of a control part.
  • the sweep sequencer 40 receives a lap signal as an example of a control signal from the test pattern generation circuit 13 (see FIG. 2).
  • the sweep sequencer 40 increases the value of the parameter k by one each time a lap signal is input.
  • the sweep sequencer 40 controls the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 and the phase selection circuit 30 with the phase control signals 1 to n ⁇ 1 and the phase selection signal.
  • the phase of the H level pulse of the clock signal CKB output from the phase selection circuit 30 is increased by one in the order of the parameter k for each cycle with respect to the phase of the H level pulse of the clock signal CKA.
  • the angle is advanced by (0 ⁇ k) times, (1 ⁇ k) times, (2 ⁇ k) times... ((N ⁇ 1) ⁇ k) times the unit time.
  • FIG. 4 is a timing chart showing a procedure for changing the frequency of the clock signal in the semiconductor circuit device 10 of the first embodiment.
  • the waveforms of the clock signals CKA, CKA1, CKA2,..., CKAn-1 input to the circuit 30 and the clock signal CKB output from the phase selection circuit 30 are shown.
  • FIG. 4B is a diagram showing the relationship between the clock signal CKB shown in FIG. 4A and all the clock signals CKB necessary for executing the test pattern 1.
  • FIG. 4C shows all the clock signals CKB required to execute the test pattern 1 shown in FIG. 4B and all the clocks required to execute each of the test patterns other than the test pattern 1. It is a figure which shows the relationship between the signal CKB and the clock signal CKB required in order to perform all the test patterns, and the timing which a lap signal outputs.
  • FIG. 4C shows the clock signals CKB required to execute each test pattern as test pattern 0 to test pattern m-1.
  • the phase of the clock signals CKA1, CKA2,..., CKAn-1 on the signal lines of Node 1, Node 2,..., Node n ⁇ 1 is the phase control signal 1 to n output by the sweep sequencer 40.
  • ⁇ 1 is advanced by each of the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 .
  • the clock signal CKB has an H level pulse of the clock signal CKA of Node 0, an H level pulse of the clock signal CKA1 of Node 1, an H level pulse of the clock signal CKA2 of Node 2, ..., Node ⁇ ⁇ ⁇ n. ⁇ 1 clock signal CKAn ⁇ 1 becomes a clock signal combined with an H level pulse.
  • the clock signal CKAn-1 of Node n-1 becomes CKA3 of Node 3.
  • the clock signal CKB is a clock signal obtained by sequentially combining high level pulses of the clock signals CKA, CKA1, CKA2, and CKA3 input from the four signal lines from Node 0 to Node 3, and Node 0 to Node 3. During the four cycles until, the phase gradually advances and the frequency increases.
  • phase selection circuit 30 selects the clock signal CKA of the Node 0 signal line again after the clock signal CKAn-1 of the Node n-1 signal line. For this reason, during the period from the fall of the H level pulse of the clock signal CKAn-1 of Node n-1 to the rise of the clock signal CKA of Node 0, each clock signal CKA of Node 0 to Node 2 falls. It becomes longer than the period until the next pulse rises.
  • the semiconductor circuit device 10 executes BIST using one test pattern by repeatedly using the n-cycle clock signal CKB as described above.
  • the number of cycles of the clock signal CKB necessary for executing one test pattern is a larger number of cycles than n.
  • the clock signal CKB necessary to execute the test pattern 1 includes a plurality of sets of n-cycle clock signals CKB.
  • the clock signals CKB of n cycles shown in FIG. 4B are all clock signals of Node ⁇ 0, Node 1, Node 2... Node n ⁇ 1, similarly to the clock signal CKB shown in FIG. This is a clock signal combining CKA, CKA1, CKA2,..., CKAn-1 H level pulses.
  • the wrap signal is raised to the H level (“1”) by the test pattern generation circuit 13 when the test pattern is switched, so that it is necessary to execute each test pattern.
  • the clock signal CKB is output at the end timing.
  • the frequency characteristics of the shmoo plot are obtained by continuously changing the operating frequency of the test pattern at once using m test patterns 0 to m-1. Acquired in a single continuous process.
  • the clock signal CKB required for all the test patterns 0 to m ⁇ 1 necessary for obtaining the frequency characteristics of the shmoo plot in a single continuous process is as shown in FIG.
  • the clock signal CKB necessary for executing each of the test patterns 0 to m ⁇ 1 is a continuous clock signal.
  • the value of the parameter k increases to 1 or more, it is shortened by the equation of (1 ⁇ k) times, (2 ⁇ k) times ((n ⁇ 1) ⁇ k) times the unit time.
  • the period is shortened (the frequency is increased) by gradually advancing the phase.
  • BIST can be performed using the clock signal CKB.
  • the time for creating the shmoo plot of the semiconductor circuit device 10 can be greatly shortened.
  • the circuit under test 14 of the semiconductor circuit device 10 is an SRAM having an address length of 2 kw (kiloNword) and an address length of N
  • a test pattern corresponding to an address length of N ⁇ 12 times is applied to the circuit under test 14 think of.
  • the operating frequency is 2 GHz, that is, one cycle of 500 ps (picoseconds).
  • the semiconductor circuit device 10 when the number (m) of test patterns is 12, the semiconductor circuit device 10 according to the first embodiment can apply 12 test patterns to the circuit under test 14 continuously in one process. Therefore, the test time required to obtain the BIST test result with 12 test patterns is about 150 ⁇ s.
  • the test is performed 12 times. It takes about 15 ms (milliseconds) to execute the BIST by the pattern.
  • the time required to acquire the frequency characteristics of the shmoo plot is the same as the test pattern in the semiconductor circuit device 1 of the comparative example. This is about 1/10 of the time required for execution.
  • the clock signal CKB in which the phase of the clock signal CKA is advanced has been described.
  • the clock signal CKB in which the phase of the clock signal CKA is retarded may be used.
  • the most shortened frequency at the end of the BIST is set to the initial frequency of the clock signal CKA, and the frequency of the Node 0 is replaced with the frequency of the Node n-1, and as the BIST progresses
  • the BIST may be executed while generating the clock signal CKB so as to gradually increase the cycle.
  • the second embodiment is a more specific embodiment of the circuit configuration of the semiconductor circuit device of the first embodiment.
  • FIG. 5 is a diagram showing a state in which the semiconductor circuit device of the second embodiment is connected to the LSI tester.
  • the semiconductor circuit device 200 includes a cycle sweep circuit 211, a PLL 12, a test pattern generation circuit 13, a circuit under test 14, a test result storage circuit 15, and a scan system control circuit 16.
  • the semiconductor circuit device 200 also has terminals 201 and 202 for connecting the LSI tester 300, the terminal 201 is connected to the terminal 301 of the LSI tester 300, and the terminal 202 is connected to the terminal 302 of the LSI tester 300. Is done.
  • the LSI tester 300 includes a test clock output unit 303 that outputs a test clock (CKS), and a scan control signal output unit 304 that outputs a scan control signal.
  • CKS test clock
  • scan control signal output unit 304 that outputs a scan control signal.
  • the test clock signal (CKS) is input from the test clock output unit 303 of the LSI tester 300 to the terminal 201 of the semiconductor circuit device 200.
  • a scan control signal (TCK, TMS) and test data for scan test (TDI) are input to the terminal 202 from the scan control signal output unit 304 of the LSI tester 300. Further, data (TDO) representing the result of the scan test is output from the terminal 202.
  • TCK is a clock signal for a scan test
  • TMS is a signal for controlling the state transition of the scan system control circuit 16.
  • the PLL 12 is basically the same as the PLL 12 of the semiconductor circuit device 10 of the first embodiment, but in the second embodiment, a test clock signal (CKS) is input from the LSI tester 300.
  • CKS test clock signal
  • the test pattern generation circuit 13 is basically the same as the test pattern generation circuit 13 of the first embodiment, but in the second embodiment, a READ signal is input to the test result storage circuit 15. Note that the READ signal is a signal for controlling the reading of the test result to the test result storage circuit 15, and details thereof will be described later.
  • the circuit under test 14 is basically the same as the circuit under test 14 of the first embodiment. However, in the second embodiment, the data present in each bit cell in the circuit under test 14 after the BIST is performed is read data. Is input to the test result storage circuit 15.
  • the test result storage circuit 15 is basically the same as the test result storage circuit 15 of the semiconductor circuit device 10 according to the first embodiment, except that the READ signal is input from the test pattern generation circuit 13 and the test circuit 14 READ data is input.
  • the test result storage circuit 15 inputs the test result to the scan system control circuit 16.
  • the cycle sweep circuit 211 is basically the same as the cycle sweep circuit 11 of the first embodiment, but receives a setting control signal.
  • the scan control circuit 16 outputs the setting control signal.
  • the scan system control circuit 16 is a circuit that controls the scan shift of the LSI 10.
  • a scan control signal is input from the LSI tester 300 to the LSI 10
  • a setting control signal is sent to the cycle sweep circuit 211, the PLL 12, and the test result storage circuit 15. Enter.
  • the setting control signal is a signal for initial setting of the cycle sweep circuit 211, the PLL 12, the test pattern generation circuit 13, and the test result storage circuit 15 before executing the BIST.
  • the cycle sweep circuit 211 sets the parameter k to “0”, the PLL 12 outputs the clock signal CKA based on the test clock signal CKS input from the LSI tester 300, and the test pattern generation circuit 13 The test pattern held inside is initialized, and the test result storage circuit 15 resets the value of the internal register.
  • FIG. 6 is a diagram showing the cycle sweep circuit 211 of the semiconductor circuit device 200 of the second embodiment.
  • cycle sweep circuit 211 will be described focusing on differences from the cycle sweep circuit 11 of the first embodiment.
  • the cycle sweep circuit 211 includes a clock input terminal 11A, a clock output terminal 11B, a wrap signal input terminal 11C, a setting control signal input terminal 11D, and phase control circuits 20 1 , 20 2 ,. n-1 , phase selection circuit 30, and sweep sequencer 40.
  • the components other than the setting control signal input terminal 11D are the same as those of the cycle sweep circuit 11 of the first embodiment.
  • a setting control signal is input from the LSI tester 300 to the sweep sequencer 40 via the setting control signal input terminal 11D, and the sweep sequencer 40 outputs a step number signal.
  • the end signal are different from the first embodiment.
  • the setting control signal is a signal for performing the initial setting of the cycle sweep circuit 211, the PLL 12, and the test result storage circuit 15 before executing the BIST as described above.
  • the sweep sequencer 40 in the cycle sweep circuit 211 sets the phase control signals 1 to n-1 and the phase selection signal to initial values, and the step number signal is predetermined.
  • the predetermined value (referred to as the number of steps) is set.
  • the step number of the step number signal can be set to an arbitrary integer of 1 or more.
  • the step number signal is a signal for multiplying the degree of shortening of the period by each of the phase control signals 1 to n ⁇ 1 by an integer.
  • the step number signal is generated by the phase control circuits 20 1 , 20 2 ,..., 20 n ⁇ 1 based on the phase control signals 1 to n ⁇ 1.
  • the cycle of the clock signal CKB included in each is shortened, (1 ⁇ k) times, (2 ⁇ k) times ((n ⁇ 1)) corresponding to the phase control signals 1 to n ⁇ 1.
  • Xk) represents a value to be multiplied by each of the multiples.
  • the number of steps is set to an arbitrary number of 2 or more. It can be set to an integer.
  • the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 respectively set the period of the clock signal CKB to (1 ⁇ k) ⁇ 2 times (2 ⁇ k). ⁇ 2 times ... ((n-1) ⁇ k) ⁇ 2 times.
  • the end signal is a signal indicating the end of the BIST
  • the sweep sequencer 40 counts the number of tests with an internal counter, and is output from the sweep sequencer 40 when the count value reaches a predetermined value.
  • the phase selection circuit 30 ends the generation of the clock signal CKB and stops outputting the clock signal CKB.
  • test pattern generation circuit 13 the circuit under test 14, and the test result storage circuit 15 are stopped, and the BIST is completed.
  • phase control circuit 20 a specific circuit configuration of the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 will be described with reference to FIGS. Since the circuit configuration of the phase control circuit 20 1, 20 2 ⁇ 20 n -1 are all similar, where without distinguishing the phase control circuit 20 1, 20 2 ⁇ 20 n -1 is The phase control circuit 20 will be described.
  • FIG. 7A is a diagram illustrating the phase control circuit 20 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. 7B is a timing chart for explaining the operating principle of the phase control circuit 20 of the semiconductor circuit device 200 according to the second embodiment.
  • the phase control circuit 20 includes a phase interpolator 220 and a multiplier 230.
  • the phase interpolator 220 includes a DLL (Delay Locked Loop) 221 and a phase mixer 222.
  • DLL Delay Locked Loop
  • the DLL 221 receives the clock signal CKA and outputs the phase of the clock signal CKA.
  • the DLL 221 outputs four clock signals obtained by changing the phase of the clock signal CKA by 0 °, ⁇ 90 °, ⁇ 180 °, and ⁇ 270 °.
  • the three clock signals whose phases have changed by ⁇ 90 °, ⁇ 180 °, and ⁇ 270 ° are signals whose phases are advanced by 90 °, 180 °, and 270 ° with respect to the 0 ° clock signal, respectively. .
  • the phase mixer 222 receives the four clock signals output from the DLL 221, and advances and outputs the phase of the clock signal CKA based on the phase signal input from the multiplier 230.
  • the phase mixer 222 has a resolution for dividing 360 °, which is a phase amount of one cycle, into a predetermined number, and generates a phase difference with the phase amount obtained by dividing 360 ° into a predetermined number as a minimum unit.
  • the circuit can change and output the phase of the clock signal CKA by a phase difference corresponding to an integral multiple of the minimum unit.
  • phase signal is a signal for designating a change in phase in the phase mixer 222.
  • the phase mixer 222 can generate a phase difference whose minimum unit is a phase amount (one division) obtained by dividing 360 ° into 64 parts.
  • phase mixer 222 can combine the output of the DLL 221 with the phase 0 ° and the output of the phase ⁇ 90 ° and divide the output into 16 parts.
  • the output of the DLL 221 having a phase of 0 ° is a clock signal having the same cycle and the same phase as the clock signal CKA input to the phase control circuit 20.
  • the frequency of the clock signal A is 2 GHz
  • one cycle of the clock signal CKA is 500 ps
  • the phase mixer 222 causes the phase of the clock signal CKA to be the minimum unit time (about 7.8 ps: one division). And advance as the clock signal CKB.
  • the multiplier 230 receives the phase control signal and the step number signal, and outputs a phase signal obtained by multiplying the phase control signal and the step number signal.
  • the phase control signal represents the time for shortening one cycle of the clock signal CKA.
  • the step number signal is a signal for multiplying the cycle shortening time by the phase control signal by an integer (number of steps).
  • the phase signal obtained by multiplying the phase control signal by the number of steps represents the time at which the phase of the clock signal CKA is advanced by the phase control circuit 20.
  • the phase signal is a signal set to a value for designating the amount of phase change in the phase mixer 222.
  • phase control circuit 20 including the phase interpolator 220 and the multiplier 230 changes the frequency of the clock signal CKA and outputs it.
  • FIG. 8 is a diagram showing the sweep sequencer 40 of the semiconductor circuit device 200 according to the second embodiment.
  • the sweep sequencer 40 includes a phase selection counter 241, a phase control counter 242, a phase change cycle number setting register 243, a parameter maximum value setting register 244, a step number setting register 245, an AND circuit 246, and a multiplier. 247, 248, 249.
  • the sweep sequencer 40 includes clock signal input terminals 240A and 240B, a lap signal input terminal 240C, a phase selection signal output terminal 240D, an end signal output terminal 240E, and phase control signal output terminals 240F to 240I, steps. It includes a number signal output terminal 240J and a setting control signal input terminal 240K.
  • the clock signal input terminals 240A and 240B are terminals for inputting the clock signals CKA and CKB to the sweep sequencer 40, respectively.
  • the lap signal input terminal 240C is a terminal through which a lap signal is input to the sweep sequencer 40.
  • the phase selection signal output terminal 240D is a terminal that outputs a phase selection signal from the sweep sequencer 40 to the phase selection circuit 30.
  • the end signal output terminal 240E is a terminal for outputting the end signal from the sweep sequencer 40 to the phase selection circuit 30.
  • the step number signal output terminal 240J is a terminal that outputs a step number signal from the sweep sequencer 40 to the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 .
  • the setting control signal input terminal 240K is a terminal for inputting a setting control signal to the sweep sequencer 40.
  • the phase selection counter 241 receives the clock signal CKB from the clock signal input terminal 240B, the setting control signal from the setting control signal input terminal 240K, and the phase change cycle number signal from the phase change cycle number setting register 243. Is done.
  • the phase selection counter 241 is a counter that holds the Node number represented by the phase selection signal. When the setting control signal is input before the BIST is executed, the phase selection counter 241 performs initial setting of the counter value. The value of the phase selection counter 241 at the initial setting is “0” representing Node ⁇ 0.
  • the phase selection counter 241 is an up counter whose count value is incremented at the time of counting, and repeatedly counts until the count value reaches the cycle number (n) represented by the phase change cycle number signal input from the phase change cycle number setting register 243. I do.
  • the number of cycles (n) represented by the phase change cycle number signal corresponds to the number of Nodes (Node 0, Node 1, Node 2, ..., NodeNon-1).
  • the phase selection counter 241 repeatedly counts the Node number (0 to n-1) every time the clock signal CKB is input, and counts the value (0 to n-1) every time the clock signal CKB is counted. A phase selection signal is output.
  • the phase selection counter 241 is an example of a selection signal generation unit. The phase selection signal is input to the phase selection circuit 30 via the phase selection signal output terminal 240D.
  • the phase control counter 242 receives the setting control signal from the setting control signal input terminal 240K and receives the number of times signal from the parameter maximum value setting register 244.
  • the phase control counter 242 is an up counter, and counts the value of the parameter k included in the phase control signals 1 to n ⁇ 1 input to the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 .
  • the phase control counter 242 When the setting control signal is input from the LSI tester 300 via the setting control signal input terminal 240K, the phase control counter 242 performs initial setting of the register value.
  • the value of the phase control counter 242 at the initial setting is “0”. That is, the value of the parameter k is initialized to “0”.
  • the phase control counter 242 counts up the value of the parameter k by one each time an H level signal is input from the AND circuit 246.
  • phase control counter 242 becomes the phase control signal 1 (1 ⁇ k) and is input to the multipliers 247, 248, and 249.
  • the phase control counter 242 When the value of the parameter k reaches the maximum value m input from the parameter maximum value setting register 244, the phase control counter 242 outputs an end signal.
  • the end signal is input to the phase selection circuit 30 via the end signal output terminal 240E.
  • the phase change cycle number setting register 243 holds the number (n) of Node 0, Node 1, Node 2... Node n ⁇ 1 selected by the phase selection signals 1 to n ⁇ 1 as the cycle number. n) is input to the phase selection counter 241 as a phase change cycle number signal.
  • the phase change cycle number setting register 243 sets the number of cycles to n when the setting control signal is input from the setting control signal input terminal 240K.
  • the parameter maximum value setting register 244 holds the maximum value (m) of the parameter k and inputs it to the phase control counter 242.
  • the parameter maximum value setting register 244 sets the maximum value to m when a setting control signal is input from the setting control signal input terminal 240K.
  • the step number setting register 245 holds the step number of the step number signal described above.
  • the step number signal output from the step number setting register 245 is input to the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 via the step number signal output terminal 240J.
  • the AND circuit 246 outputs a logical product of the clock signal CKA and the wrap signal, and inputs the H level (“1”) to the phase control counter 242 when the wrap signal becomes the H level (“1”). When the lap signal becomes H level (“1”), it corresponds to the end of one test pattern.
  • Multipliers 247, 248, and 249 generate timing according to the result of multiplying the parameter k output from the phase control counter 242 by 2 times, 3 times, and (n-1) times, and based on the generated timing, the phase control signal 2, 3, and n-1 are output, respectively.
  • phase control counter 242 becomes the phase control signal 1 as it is, and therefore no multiplier is inserted between the phase control counter 242 and the phase control signal output terminal 240F.
  • phase control signals 1 to n ⁇ 1 are respectively output from the phase control signal output terminals 240F to 240I and input to the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 .
  • phase control counter 242 the AND circuit 246, and the multipliers 247, 248, and 249 are examples of the phase control signal generation unit.
  • the values of the phase control signals 1 to n ⁇ 1 are (1 ⁇ 0), (2 ⁇ 0), (3 ⁇ 0)... ((N ⁇ 1) ⁇ 0), (0 ⁇ 1), (1 ⁇ 1), (2 ⁇ 1), (3 ⁇ 1)... ((N ⁇ 1) X1), ..., (0 x (m-1)), (1 x (m-1)), (2 x (m-1)), (3 x (m-1)) ... It changes as ((n-1) ⁇ (m-1)).
  • the phase selection circuit 30 Based on these phase control signals 1 to n-1, the phase selection circuit 30 generates a clock signal CKB with a shortened period.
  • FIG. 9A is a diagram illustrating processing performed by the scan system control circuit 16 of the semiconductor circuit device 200 according to the second embodiment.
  • the process shown in FIG. 9A is a process executed by the scan system control circuit 16 when BIST is executed in the semiconductor circuit device 200.
  • the scanning system control circuit 16 When the scanning system control circuit 16 starts processing (START), it initializes the test system circuit (step S1). Specifically, the scan system control circuit 16 inputs a setting control signal to the PLL 12, the cycle sweep circuit 211, the test pattern generation circuit 13, and the test result storage circuit 15, and each circuit (12, 211, 13, 15). Perform initial settings for.
  • the cycle sweep circuit 211 sets the parameter k to 0, the PLL 12 outputs the clock signal CKA based on the test clock signal CKS input from the LSI tester 300, and the test pattern generation circuit 13 is internally provided.
  • the test pattern to be held is initialized, and the test result storage circuit 15 resets the value of the internal register.
  • the scan system control circuit 16 sets the frequency of the clock signal output from the PLL 12 to the frequency for BIST (step S2). As a result, the frequency of the clock signal output from the PLL 12 is set to the frequency of the clock signal CKA used in the BIST.
  • test pattern generation circuit 13 (step S3).
  • the test pattern is data representing write data for writing to all bit cells included in the circuit under test 14, address data of each bit cell, W / E signal, expected value, and the like.
  • the scan system control circuit 16 sets the initial phase of the cycle sweep circuit 211 (step S4).
  • the initial phase is a change by which the cycle sweep circuit 211 changes the phase of the clock signal CKA, and is set to “0” here.
  • Scan system control circuit 16 causes PLL 12 to start oscillation of clock signal CKA (step S5). As a result, the PLL 12 outputs the clock signal CKA.
  • the scan system control circuit 16 determines whether or not the BIST test time has elapsed (step S6).
  • the BIST test time refers to the time required to acquire the frequency characteristics of the shmoo plot while changing the phase of the clock signal CKB, and is the time required to acquire the frequency characteristics of the shmoo plot. Is set to a time obtained by adding a predetermined compensation time. Necessary for obtaining the frequency characteristics of the shmoo plot can be obtained in advance based on the number of words, address length, operating frequency, etc. of the circuit under test 14.
  • step S6 is repeatedly executed until the scan system control circuit 16 determines that the BIST test time has elapsed.
  • the scan system control circuit 16 determines that the BIST test time has elapsed (YES in S6), it reads the BIST test result from the test result storage circuit 15 and transfers the test result to the LSI tester 300 (step S7).
  • the LSI tester 300 can confirm the BIST test result.
  • the power supply voltage or temperature what is necessary is just to acquire a frequency characteristic continuously by one process in each power supply voltage or temperature conditions, changing a setting.
  • the acquisition time of the shmoo plot including the frequency characteristic and the power supply voltage characteristic or the temperature characteristic can be greatly shortened.
  • FIG. 9B is a diagram illustrating processing performed by the sweep sequencer 40 of the semiconductor circuit device 200 according to the second embodiment.
  • the process shown in FIG. 9B is a process executed by the sweep sequencer 40 so that the cycle sweep circuit 211 changes the frequency of the clock signal CKB when executing the BIST in the semiconductor circuit device 200.
  • the sweep sequencer 40 When the process is started (START), the sweep sequencer 40 outputs the phase control signals 1 to n-1 one by one (step S11).
  • the sweep sequencer 40 deselects all the phase control signals 1 to n ⁇ 1 (L (Low) level) when the phase selection circuit 30 selects the signal line of Node 0. Thereby, the phase selection circuit 30 selects the signal line of Node 0.
  • the sweep sequencer 40 selects only the phase control signal corresponding to the node number of the signal line to be selected (H) when the phase selection circuit 30 selects any of the signal lines of Node 1 to NodeNon-1. Level), and all the phase control signals corresponding to the node numbers of the signal lines not selected are not selected (L level).
  • the sweep sequencer 40 determines whether or not the selection of the signal lines of Node 0 to Node n-1 by the phase selection circuit 30 has been completed (step S12). In step S12, it is determined whether or not the signal lines of Node 0 to Node n-1 are selected one by one with the phase control signals 1 to n-1.
  • step S12 when the sweep sequencer 40 determines in step S12 that the selection of the signal lines of Node 0 to Node n-1 by the phase selection circuit 30 has not been completed (NO in S12), the flow proceeds to step S11. Return. Thereby, the sweep sequencer 40 outputs a phase control signal for selecting the signal line of the next Node number in S11.
  • the phase selection circuit 30 sequentially selects the signal lines of Node 0 to Node n-1.
  • the sweep sequencer 40 determines whether or not the lap signal has become the H level (“1”) (Ste S13).
  • the wrap signal is a signal that is raised to the H level (“1”) by the test pattern generation circuit 13 when the test pattern is switched.
  • step S13 If the sweep sequencer 40 determines in step S13 that an H level (“1”) lap signal has not been input (S13: NO), the flow returns to step S11.
  • steps S11 and S12 are repeated until an H level (“1”) lap signal is input, and the phase selection circuit 30 selects the signal lines of Node 0 to Node n ⁇ 1 one by one in order.
  • step S13 When the sweep sequencer 40 determines in step S13 that an H level ("1") lap signal has been input (YES in S13), the sweep sequencer 40 increases the value of the parameter k by one (step S14).
  • Step S14 is a process for preparing to perform BIST in which the phase of the clock signal CKB is changed more than before by increasing the value of the parameter k by one.
  • step S16 If the sequencer for sweep 40 determines in step S16 that the value of the parameter k has not reached m (S16: NO), the flow returns to step S11. As a result, the processes in steps S11 to S13 are repeatedly executed using the parameter k increased by one in step S14.
  • step S16 When the sweep sequencer 40 determines in step S16 that the value of the parameter k has reached m (S16 YES), the flow ends.
  • the transition state is shown as S (Node number, parameter k).
  • phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 are inserted in Node 1 to Node n ⁇ 1, respectively.
  • the phase of the clock signals CKA, CKA1, CKA2,..., CKAn-1 output by the phase control circuits 20 1 , 20 2 ... 20 n ⁇ 1 is (0 ⁇ k) times the unit time, (1 ⁇ k) times, (2 ⁇ k) times... ((n ⁇ 1) ⁇ k) times are advanced.
  • the phase selection circuit 30 sequentially selects the signal lines of Node ⁇ 0 to Node-1n-1, and one by one whenever an H level ("1") wrap signal is input.
  • the phase of the clock signal CKB is advanced using the parameter k whose value increases.
  • the phase selection circuit 30 starts (START) generation of the clock signal CKB from S (0, 0).
  • phase selection circuit 30 selects the Node 0 signal line, and uses the H-level pulse of the clock signal CKA input to the phase selection circuit 30 via the Node 0 signal line as the first pulse of the clock signal CKB. That is, in S (0, 0), the phase of the clock signal CKB output from the phase selection circuit 30 is equal to the phase of the clock signal CKA input to the phase selection circuit 30.
  • phase selection circuit 30 the S (1, 0), and selects the signal line of Node 1, via a signal line of Node 1 of the clock signal CKA1 input from the phase control circuit 20 1 to the phase selection circuit 30
  • the H level pulse is the second pulse of the clock signal CKB.
  • phase of the clock signal CKB output from the phase selection circuit 30 is equal to the phase of the clock signal CKA input to the phase selection circuit 30.
  • a clock signal CKB whose phase is not advanced with respect to the clock signal CKA is output from the phase selection circuit 30.
  • n 4
  • the circuit under test 14 is 2 kw (kilo word), and the address length N is 12, (2) until the wrap signal becomes H level (“1”).
  • the wrap signal is raised to the H level (“1”) each time test pattern 0 to test pattern m ⁇ 1 are completed in the first embodiment.
  • the phase selection circuit 30 When the parameter k becomes “1”, the phase selection circuit 30 generates the clock signal CKB in the state of S (0,1) to S (n ⁇ 1,1).
  • phase selection circuit 30 selects the signal line of Node 1, via a signal line of Node 1 of the clock signal CKA1 input from the phase control circuit 20 1 to the phase selection circuit 30
  • the H level pulse is used as the clock signal CKB.
  • the phase selection circuit 30 determines S (0, m ⁇ 1). In this state, the H-level pulse of the clock signal CKA input to the phase selection circuit 30 via the Node 0 signal line is made the first pulse of the clock signal CKB. That is, in the state of S (0, m ⁇ 1), the phase of the clock signal CKB output from the phase selection circuit 30 is equal to the phase of the clock signal CKA input to the phase selection circuit 30.
  • the H level pulse is the first pulse of the clock signal CKB.
  • the time shortened by the above general formula is unit time ⁇ (m ⁇ 1). Therefore, in S (1, m ⁇ 1), the phase of the clock signal CKB output from the phase selection circuit 30 is unit time ⁇ (m ⁇ 1) than the phase of the clock signal CKA input to the phase selection circuit 30. Only advance.
  • the time periods are, in order, unit time ⁇ 2 ⁇ (m ⁇ 1),..., Unit time ⁇ (n ⁇ 1) ⁇ (m ⁇ 1).
  • the phase of the clock signal CKB output from the phase selection circuit 30 is the clock input to the phase selection circuit 30.
  • the phase is advanced by unit time ⁇ 2 ⁇ (m ⁇ 1),..., Unit time ⁇ (n ⁇ 1) ⁇ (m ⁇ 1) sequentially from the phase of the signal CKA.
  • phase selection circuit 30 In the state of S (n ⁇ 1, m ⁇ 1), when the H level (“1”) wrap signal is not input, the phase selection circuit 30 returns to S (0, m ⁇ 1), and S A clock signal CKB in the state of (0, m ⁇ 1) to S (n ⁇ 1, m ⁇ 1) is generated.
  • FIG. 11A and 11B are timing charts when the clock signal CKB is generated by sequentially selecting the signal lines from Node 0 to Node 1 in the phase selection circuit 30 of the semiconductor circuit device 200 according to the second embodiment.
  • FIG. FIG. 11A shows a timing chart when the parameter k is “0”
  • FIG. 11B shows a timing chart when the parameter k is “1”.
  • n is set to “4” for convenience of explanation. For this reason, Node n-1 becomes Node 3. Further, the Node 1, Node 2, Node 3 signal lines, respectively, the phase control circuit 20 1, the phase control circuit 20 2, described as the phase control circuit 20 3 is inserted.
  • the clock signals CKA, CKA1, CKA2, CKA3, and the clock signal output from the phase selection circuit 30 are input to the phase selection circuit 30 through the Node 3 through Node 3 from the Node C0.
  • CKB and the value of the phase selection signal held by the phase selection counter 241 are shown.
  • clock signals input to the phase selection circuit 30 from Node 0 to Node 3 are denoted as CKA (Node 0), CKA1 (Node 1), CKA2 (Node 2), and CKA3 (Node 3), respectively.
  • the value of the phase selection signal held by the phase selection counter 241 is the Node number represented by the phase selection signal as described above.
  • the Node number represented by the phase selection signal changes in order of 0, 1, 2, and 3 in each cycle of the clock signal CKB.
  • the clock signal CKA, clock signal CKA (Node 0), CKA1 (Node 1), CKA2 (Node 2), and CKA3 (Node 3) output from the PLL 12 all have the same phase.
  • the phase selection circuit 30 selects the H level pulse of the clock signal CKA (Node 0) as indicated by the arrow A0, and as indicated by the arrow B0. , And is taken in as a clock signal CKB.
  • the H level pulse in the cycle 0 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA (Node 0).
  • the value of the phase selection signal becomes “1” as indicated by an arrow C1 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects the H level pulse of the clock signal CKA1 (Node 1) as indicated by the arrow A1, and takes it as the clock signal CKB as indicated by the arrow B1.
  • the H level pulse in the cycle 1 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA1 (Node1).
  • the value of the phase selection signal becomes “2” as indicated by the arrow C2 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects the H level pulse of the clock signal CKA2 (Node2) as indicated by the arrow A2, and takes it in as the clock signal CKB as indicated by the arrow B2.
  • the H level pulse in the cycle 2 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA2 (Node 2).
  • the value of the phase selection signal becomes “3” as indicated by an arrow C3 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects the H level pulse of the clock signal CKA3 (Node 3) as indicated by the arrow A3, and takes it in as the clock signal CKB as indicated by the arrow B3.
  • the H level pulse in the cycle 3 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA3 (Node 3).
  • the value of the phase selection signal becomes “0” as indicated by an arrow C4 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects an H level pulse of the clock signal CKA4 (Node 4) as indicated by an arrow A4, and captures it as the clock signal CKB as indicated by an arrow B4.
  • the H level pulse in the cycle 4 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA4 (Node4).
  • phase selection circuit 30 sequentially takes in the H level pulses of the clock signals CKA (Node ⁇ ⁇ ⁇ ⁇ 0), CKA 1 (Node 1), CKA 2 (Node 2), CKA 3 (Node 3) in the same manner as described above.
  • a clock signal CKB is generated.
  • phase selection circuit 30 selects the H level pulse of the clock signal CKA (Node 0) as indicated by the arrow A10, and the clock signal CKB as indicated by the arrow B10. Capture as.
  • the H level pulse in the cycle 0 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA (Node 0).
  • the value of the phase selection signal becomes “1” as indicated by the arrow C11 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects an H level pulse of the clock signal CKA1 (Node 1) as indicated by an arrow A11, and captures it as a clock signal CKB as indicated by an arrow B11.
  • the H level pulse in the cycle 1 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA1 (Node1).
  • the H level pulse of the clock signal CKA1 (Node 1) is advanced by the unit time ⁇ 1 with respect to the clock signal CKA (Node 0)
  • the H level pulse in the cycle 1 of the clock signal CKB is the clock signal.
  • the signal is advanced by the unit time ⁇ 1 with respect to the signal CKA (Node 0).
  • phase of the clock signal CKB is advanced in the period 1 by the unit time ⁇ 1 from the clock signal CKA (Node 0).
  • the value of the phase selection signal becomes “2” as indicated by the arrow C2 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects an H level pulse of the clock signal CKA2 (Node2) as indicated by an arrow A12, and captures it as a clock signal CKB as indicated by an arrow B12.
  • the H level pulse in the cycle 2 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA2 (Node 2).
  • the H level pulse of the clock signal CKA2 (Node 2) is advanced by the unit time ⁇ 2 with respect to the clock signal CKA (Node 0)
  • the H level pulse in the cycle 2 of the clock signal CKB is the clock signal.
  • the signal is advanced by a unit time ⁇ 2 with respect to the signal CKA (Node 0).
  • phase of the clock signal CKB is advanced by a unit time ⁇ 2 from the clock signal CKA (Node 0) in the period 2.
  • the value of the phase selection signal becomes “3” as indicated by the arrow C13 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects an H level pulse of the clock signal CKA3 (Node 3) as indicated by an arrow A13, and captures it as a clock signal CKB as indicated by an arrow B13.
  • the H level pulse in the cycle 3 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA3 (Node 3).
  • the H level pulse of the clock signal CKA3 (Node 3) is advanced by the unit time ⁇ 3 with respect to the clock signal CKA (Node 0)
  • the H level pulse in the cycle 3 of the clock signal CKB is the clock signal CKA3 (Node 3).
  • the signal is advanced by the unit time ⁇ 3 with respect to the signal CKA (Node 0).
  • phase of the clock signal CKB is advanced by the unit time ⁇ 3 from the clock signal CKA (Node 0) in the period 3.
  • the value of the phase selection signal becomes “0” as indicated by an arrow C14 due to the fall of the clock signal CKB.
  • the phase selection circuit 30 selects an H level pulse of the clock signal CKA (Node 0) as indicated by an arrow A14, and captures it as a clock signal CKB as indicated by an arrow B14.
  • the H level pulse in the cycle 4 of the clock signal CKB is a pulse having the same phase as the H level pulse of the clock signal CKA (Node 0).
  • the phase selection circuit 30 sequentially takes in the H level pulses of the clock signals CKA (Node ⁇ ⁇ ⁇ ⁇ 0), CKA 1 (Node 1), CKA 2 (Node 2), CKA 3 (Node 3) in the same manner as described above.
  • a clock signal CKB whose phase is repeatedly advanced is generated.
  • the period 1, the period 2 and the period 3 are the same period, and the period 0 is the period 1
  • the period is longer than the period 2 and the period 3 by a unit time.
  • the phases of the clock signals CKA1 (Node 1), CKA2 (Node 2), and CKA3 (Node 3) are different from those of the clock signal CKA (Node 0), respectively.
  • the unit time is advanced by 1 ⁇ k, unit time ⁇ 2 ⁇ k, and unit time ⁇ 3 ⁇ k.
  • the clock signal CKB, CKA1 (Node ⁇ 1), CKA2 (Node 2), and CKA3 (Node 3) only have a phase advance time of k times. This is the same as the case where the value of the parameter k shown in 11B is “1”.
  • the phase selection circuit 30 generates the clock signal CKB whose phase is periodically advanced.
  • FIG. 12 is a diagram illustrating the test result storage circuit 15 of the semiconductor circuit device 200 according to the second embodiment.
  • the test result storage circuit 15 includes a clock signal input terminal 270A, a READ signal input terminal 270B, a wrap signal input terminal 270C, a READ data input terminal 270D, an expected value input terminal 270E, a scan-in terminal 270F, a scan clock input terminal 270G, And a scan-out terminal 270H.
  • the EOR circuit 251 outputs an exclusive OR that compares the READ data input from the READ data input terminal 270D with the expected value input from the expected value input terminal 270E.
  • the READ data is the same value (“0” or “1”) as the expected value, so the output of the EOR circuit 251 is the same as the READ data and the expected value. If it matches, it becomes “0”, and if the READ data does not match the expected value, it becomes “1”.
  • OR circuit 252 receives the output of the EOR circuit 251 to one input terminal, scan FF260 1 output (Q) is input to the other input terminal.
  • the wrap signal is inverted from the wrap signal input terminal 270C and input to one input terminal, and the output terminal of the OR circuit 252 is connected to the other input terminal.
  • Output terminals of the AND circuit 253 is connected to the scan FF260 1 input terminal (D).
  • the output of the AND circuit 253 represents the BIST test result because the value varies depending on the test result obtained by comparing the READ data with the expected value in the EOR circuit 251.
  • the output of the AND circuit 253 is reset when the wrap signal to be inverted and input to one input terminal becomes H level (“1”). That is, the output of the AND circuit 253 is reset to “0” when the test pattern is switched (since the wrap signal becomes “1”).
  • the output of the AND circuit 253 is sequentially held at the output terminals (Q) of the scan FFs 260 1 to 260 m as values representing the BIST test results.
  • Scan-chain 254 is a signal line for scan testing connecting the scan-in terminal 270F and the scan FF260 1 of the scan-in terminal SI (Scan In).
  • the scan-out chain 255 is a signal line for a scan test that connects the scan-out terminal SO (Scan Out) of the scan FF 260 m and the scan-out terminal 270H.
  • An OR (logical sum) circuit 256 outputs a logical sum of the READ signal and the wrap signal.
  • the output of the OR circuit 256 inverts the input to the scan FF260 1 of the IH (INHIBIT) terminal.
  • the scan FFs 260 1 to 260 m have an input terminal D, an output terminal Q, a scan-in terminal SI (Scan In), a scan-out terminal SO (Scan Out), an IH (InHibit) terminal, a clock input terminal, and a scan clock input, respectively. It has a terminal SCK. Negative operation units 280 1 to 280 m are connected to the IH terminals of the scan FFs 260 1 to 260 m , respectively.
  • each of the scan FFs 260 1 to 260 m is connected to the input terminal D and the output terminal Q, and is connected to the scan-in terminal SI and the scan-out terminal SO. Is realized.
  • the scan FFs 260 1 to 260 m are provided to hold BIST results based on m test patterns, respectively.
  • a wrap signal input terminal 270C is connected to the IH terminals of the scan FFs 260 2 to 260 m via negative calculators 280 2 to 280 m .
  • a scan-out chain 255 is connected to the scan-out terminal SO of the scan FF 260 m .
  • the clock input terminals of the scan FFs 260 1 to 260 m are connected to the clock signal input terminal 270A, and the scan clock input terminal 270G is connected to the scan clock input terminal SCK.
  • the clock signal input terminal 270A is a terminal for inputting the clock signal CKB to the clock input terminals of the scan FFs 260 1 to 260 m .
  • the READ signal input terminal 270B is a terminal through which the READ signal is input to the test result storage circuit 15.
  • the wrap signal input terminal 270C is a terminal through which a wrap signal is input to the test result storage circuit 15.
  • the READ data input terminal 270D is a terminal through which READ data is input from the circuit under test 14 to the EOR circuit 251 of the test result storage circuit 15.
  • the expected value input terminal 270E is a terminal through which an expected value is input from the test pattern generation circuit 13 to the EOR circuit 251 of the test result storage circuit 15.
  • the scan clock input terminal 270G is a terminal for inputting a scan clock TCK used for scan-in / scan-out of test data to the scan clock input terminals SCK of the scan FFs 260 1 to 260 m .
  • the scan-out terminal 270H is a terminal for outputting the test result of the circuit under test 14 from the scan FFs 260 1 to 260 m via the scan-out chain 255.
  • the scan FFs 260 1 to 260 m operate based on the clock signal CKB input to the clock input terminal.
  • the scan FFs 260 1 to 260 m switch prohibition / permission of data reading based on an input to the IH terminal.
  • READ signal, scan FF260 1 is a signal for controlling the operation of reading the test results of BIST.
  • wrap signal is a signal that becomes H level (“1”) when the test pattern is switched, it is L level (“0”) during execution of BIST by the test pattern. Therefore, during the execution of the BIST are "1" is input to the IH terminal of the scan FF260 1 ⁇ 260 m, it scans FF260 1 ⁇ 260 m is write-protected.
  • the scan FF260 1 Enter “0" to the terminal IH of ⁇ 260 m, it scans FF260 1 ⁇ 260 m is in a state of write enable . With this write permission, the test results are sequentially written in the scan FFs 260 1 to 260 m .
  • the wrap signal becomes H level (“1”) only at the timing when the test pattern is switched, but is “0” during execution of BIST by any of the test patterns 0 to m ⁇ 1, and the wrap signal is an AND circuit. Invert to 253 and input.
  • the output of the AND circuit 253 is sequentially read into the scan FFs 260 1 to 260 m as data representing the BIST test result.
  • the value of the output terminal (Q) of the scan FF 260 1 is input to one input terminal of the OR circuit 252, and unless the wrap signal becomes H level (“1”), the output terminal (Q) of the scan FF 260 1 The value of is not reset.
  • test results obtained by executing BIST by test pattern 0 to test pattern m ⁇ 1 continuously in a single process are sequentially held in scan FFs 260 1 to 260 m , the test is performed by LSI tester 300. By reading the result, it is possible to acquire the frequency characteristics of the shmoo plot for one type of power supply voltage and one type of temperature at a time.
  • the scan control signal is sent from the LSI tester 300 (see FIG. 5) through the scan system control circuit 16.
  • the scan system control circuit selects the scan-in chain 254 and the scan-out chain 255 under the control of (TCK, TMS).
  • the frequency characteristic of the shmoo plot can be acquired by the LSI tester 300.
  • the clock signal GKB whose period is shortened (frequency is increased) by gradually advancing the phase is obtained.
  • BIST for various frequencies can be executed continuously in a single process.
  • the time is shortened by unit time ⁇ ((n ⁇ 1) ⁇ (m ⁇ 1)) compared to the rising timing of the H level pulse.
  • the time for creating the shmoo plot of the semiconductor circuit device 200 can be greatly shortened.
  • the test time is significantly shortened by making the frequency of the clock signal for BIST variable.
  • the circuit under test 14 is an SRAM.
  • the circuit under test may be another type of RAM.
  • the semiconductor circuit device 200 inputs a operand (operation value) to an arithmetic unit or the like and compares the operation result with an expected value. You may apply to BIST.
  • the test pattern generator may generate a test pattern for a logic circuit such as an arithmetic unit instead of the SRAM.
  • Phase selection circuit 40 Sweep sequencer 200 Semiconductor circuit device 201, 202 Terminal 211 Cycle sweep circuit 11A Clock input terminal 11B Clock output terminal 11C Lap signal input terminal 11D Setting control signal input terminal 16 Scan system control circuit 300 LSI tester 220 Phase interpolator 221 DLL 222 Phase mixer 230 Multiplier 241 Phase selection counter 242 Phase control counter 243 Phase change cycle number setting register 244 Parameter maximum value setting register 245 Step number setting register 246 AND circuit 247, 248, 249 Multiplier 240A, 240B Clock signal input Terminal 240C Lap signal input terminal 240D Phase selection signal output terminal 240E End signal output terminal 240F to 240I Phase control signal output terminal 240J Step number signal output terminal 240K Setting control signal input terminal 251 EOR circuit 252 OR circuit 253 AND circuit 254 Scan-in chain 255 Scan-out chain 260 1 , 260 2 ,..., 260 m- scan FF 270A Clock signal

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Abstract

　ＢＩＳＴ用のクロック信号の周波数を可変にすることにより、試験時間の短縮を図った回路装置を提供することを課題とする。　回路装置は、第１周波数のクロックを出力するクロック生成部と、クロック生成部が出力する第１周波数のクロックを入力し、第１周波数のクロックの位相に対し、位相を進角又は遅角させた第１周波数のクロックをそれぞれ出力する複数の位相制御部と、複数の位相制御部がそれぞれ出力する複数の第１周波数のクロックを入力し、複数の第１周波数のクロックのパルスを順次選択して、第２周波数のクロックを出力する選択部と、選択部が出力した第２周波数のクロックに基づいて、テストパターンを生成するパターン生成部と、選択部が出力した第２周波数のクロックとパターン発生部が生成したテストパターンを入力し、第２周波数のクロックに基づき、テストパターンを入力として動作した動作結果を出力する回路部を有する。

Description

回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法
　本願発明は、回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法に関する。
　従来より、ＬＳＩの回路の論理に応じた所定のテストパターンを生成するパターン生成回路と、生成したテストパターンを入力して回路を動作させた結果に基づき、ＬＳＩの良否を判定する判定回路とを、ＬＳＩ内部に組み込むＢＩＳＴ（Build In Self Test：組み込み自己試験）技術が知られている。このＢＩＳＴ技術により、半導体工場におけるＬＳＩ出荷工程における試験時間を短縮させるとともに、試験コストを引き下げることができる。
特開２００４－２１２３１０号公報 特開２００７－０６４６４８号公報
　ところで、従来の半導体回路装置のような回路装置は、ＢＩＳＴ用のクロック信号の周波数を変更するための回路を含んでいない。
　このため、クロック信号の周波数を振った場合のＢＩＳＴによる試験結果を取得するためには、クロック信号を出力するＰＬＬ（Phase Locked Loop：位相同期回路）等の出力周波数を変更する度に、ＰＬＬの周波数設定を変更するとともに、ＰＬＬの出力周波数が安定するのを待ち、被試験回路の初期化を実行してから、ＢＩＳＴを実行する必要があった。
　そこで、ＢＩＳＴ用のクロック信号の周波数を可変にすることによりＰＬＬの周波数設定値を変更する必要がなくなり、試験時間の短縮を図った回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法を提供することを目的とする。
　本発明の実施の形態の回路装置は、第１の周波数のクロック信号を出力するクロック生成部と、前記クロック生成部が出力する第１の周波数のクロック信号を入力し、前記第１の周波数のクロック信号の位相に対し、位相を進角又は遅角させた第１の周波数のクロック信号をそれぞれ出力する複数の位相制御部と、前記複数の位相制御部がそれぞれ出力する複数の第１の周波数のクロック信号を入力し、前記複数の第１の周波数のクロック信号のパルスを順次選択して、第２の周波数のクロック信号を出力する選択部と、前記選択部が出力した第２の周波数のクロック信号に基づいて、テストパターンを生成するパターン生成部と、前記選択部が出力した第２の周波数のクロック信号と前記パターン発生部が生成したテストパターンを入力し、前記第２の周波数のクロック信号に基づき、前記テストパターンを入力として動作した動作結果を出力する回路部を有することを特徴とする。
　ＢＩＳＴ用のクロック信号の周波数を可変にすることによりＰＬＬの周波数設定値を変更する必要がなくなり、試験時間の短縮を図った回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法を提供することができる。
比較例の半導体回路装置を示すブロック図である。 実施の形態１の半導体回路装置１０を示すブロック図である。 実施の形態１の半導体回路装置１０のサイクルスイープ回路１１を示す図である。 実施の形態１の半導体回路装置１０におけるクロック信号の周波数を変更する手順を示すタイミングチャートである。 実施の形態２の半導体回路装置をＬＳＩテスタに接続した状態を示す図である。 実施の形態２の半導体回路装置２００のサイクルスイープ回路２１１を示す図である。 実施の形態２の半導体回路装置２００の位相制御回路２０を示す図である。 実施の形態２の半導体回路装置２００の位相制御回路２０の動作原理を説明するためのタイミングチャートである。 実施の形態２の半導体回路装置２００のスイープ用シーケンサ４０を示す図である。 実施の形態２の半導体回路装置２００のスキャン系制御回路１６が行う処理を示す図である。 実施の形態２の半導体回路装置２００のスイープ用シーケンサ４０が行う処理を示す図である。 実施の形態２の半導体回路装置２００の位相選択回路３０でクロック信号ＣＫＢの位相を変化させる際の、Ｎｏｄｅ番号とパラメータｋの値の遷移の様子を表す状態遷移図である。 実施の形態２の半導体回路装置２００の位相選択回路３０において、Ｎｏｄｅ ０からＮｏｄｅ ｎ－１の信号線を順番に選択して、クロック信号ＣＫＢを生成する際のタイミングチャートを示す図である。 実施の形態２の半導体回路装置２００の位相選択回路３０において、Ｎｏｄｅ ０からＮｏｄｅ ｎ－１の信号線を順番に選択して、クロック信号ＣＫＢを生成する際のタイミングチャートを示す図である。 実施の形態２の半導体回路装置２００の試験結果記憶回路１５を示す図である。
　以下、本発明の回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法を適用した実施の形態について説明する。
　実施の形態１、２の半導体回路装置について説明する前に、まず、図１を用いて、比較例の半導体回路装置における問題点について説明する。
　図１は、比較例の半導体回路装置を示すブロック図である。
　比較例の半導体回路装置１は、ＰＬＬ（Phase Locked Loop：位相同期回路）２、テストパターン発生回路３、被試験回路４、及び試験結果記憶回路５を含む。
　半導体回路装置１は、ＬＳＩ（Large Scale Integration circuit：大規模集積回路）であり、例えば、ＳＲＡＭ（Static Random Access Memory）を含む。
　図１に示す半導体回路装置１のうち、テストパターン発生回路３及び試験結果記憶回路５は、ＢＩＳＴを実行するために必要な回路であり、被試験回路４はＳＲＡＭである。
　ＰＬＬ２は、半導体回路装置１の外部から入力するクロック信号の周波数を逓倍したクロック信号を出力する。ＰＬＬ２は、半導体回路装置１の通常動作（システム動作）時に半導体回路装置１の外部の水晶発振器からクロック信号が入力されると、通常動作（システム動作）用のクロック信号を出力する。また、ＰＬＬ２は、ＢＩＳＴ実行時にＬＳＩテスタからクロック信号が入力されると、ＢＩＳＴ用のクロック信号を出力する。
　ＰＬＬ２は、テストパターン発生回路３、被試験回路４、及び試験結果記憶回路５に接続されており、テストパターン発生回路３、被試験回路４、及び試験結果記憶回路５にＢＩＳＴ用のクロック信号をそれぞれ入力する。
　ここで、通常動作（システム動作）とは、半導体回路装置１がＳＲＡＭ（Static Random Access Memory）である場合は、半導体回路装置１をＳＲＡＭとして用いる動作をいう。このため、通常動作用のクロック信号は、ＳＲＡＭとしての半導体回路装置１が通常動作（システム動作）を行うのに必要なクロック信号である。
　また、ＢＩＳＴ用のクロック信号とは、被試験回路４のＢＩＳＴを実行するのに必要なクロック信号である。
　テストパターン発生回路３は、被試験装置４のＢＩＳＴに必要なテストパターンのデータを発生する回路であり、例えば、プログラムレジスタを含むシーケンサを用いることができる。
　ここで、テストパターンは、被試験回路４に含まれるすべてのビットセルに書き込むためのデータ（書き込みデータ）、各ビットセルのアドレスを表すデータ（アドレスデータ）、Ｗ／Ｅ（Write/Enable）信号、期待値等を表すデータを含む。テストパターンは、テストパターン発生回路３のプログラムレジスタによって発生される。
　テストパターン発生回路３の出力端は、被試験回路４と試験結果記憶回路５に接続されている。
　テストパターン発生回路３は、被試験装置４にテストパターンのうちの書き込みデータ、アドレスデータ、及びＷ／Ｅ信号を入力し、試験結果記憶回路５に期待値を入力する。
　被試験回路４は、ＢＩＳＴの試験対象となる回路であり、例えば、ＳＲＡＭである。
　被試験回路４の出力端は試験結果記憶回路５に接続されている。被試験回路４は、ＢＩＳＴ用のクロック信号とテストパターンとに基づいて動作した結果を表す動作結果を出力する。
　試験結果記憶回路５は、被試験回路４の動作結果を期待値と比較することによって得る試験結果（ＢＩＳＴの試験結果）を記憶する回路であり、例えば、レジスタを用いることができる。
　ＢＩＳＴの試験結果は、書き込みデータを被試験回路４に書き込んだ後に被試験回路４から読み出したデータと、期待値とを比較し場合の一致／不一致の結果（被試験回路４の良否結果）を表す。
　被試験回路４のすべてのビットセルから読み出したデータが、期待値と一致する場合には試験結果は合格（被試験回路４は良品）となり、読み出したデータに期待値と不一致のデータが含まれる場合には試験結果は不合格（被試験回路４は不良品）となる。
　半導体回路装置１のＢＩＳＴを行う場合は、半導体回路装置１をＬＳＩテスタに接続し、ＰＬＬ２にＢＩＳＴ用の入力信号を入力する。ＰＬＬはＢＩＳＴ用のクロック信号を出力し、ＢＩＳＴ用のクロック信号は、テストパターン発生回路３、被試験回路４、及び試験結果記憶回路５に入力する。
　テストパターン発生回路３は、ＰＬＬ２から入力するＢＩＳＴ用のクロック信号に応じ、試験対象である被試験回路の論理に基づいたテストパターンを出力する。テストパターン発生回路３が出力するテストパターンは、被試験回路４に入力する。
　被試験回路４は、ＢＩＳＴ用のクロック信号に基づいてテストパターンに含まれる書き込みデータを書き込む。書き込み処理が終わると、書き込みデータは被試験回路４から読み出され、試験結果記憶回路５が読み出したデータを期待値と比較し、試験結果を表すデータを記憶する。
　そして、試験結果記憶回路５に記憶された試験結果は、ＬＳＩテスタによってスキャンアウトされて試験結果記憶回路５の外部に取り出される。
　ところで、半導体回路装置１の良否判定を検証する際には、テストパターンを印加する被試験回路４の動作周波数を変化させて、様々な動作条件下での試験結果を検証する必要がある。
　このため、一般的に、半導体回路装置１のようなＬＳＩの良否判定を検証する際には、シュムープロット（Shmoo Plot）を作成する。
　シュムープロットとは、実物のＬＳＩでの動作マージンを調査するために、ＢＩＳＴのテストパターンを印加する際における被試験回路４の電源電圧と動作周波数といった相関関係のあるパラメータを縦軸及び横軸とし、被試験回路４の電源電圧及び動作周波数を変化させて得る試験結果をマトリクス状にまとめたものである。
　シュムープロットは、被試験回路４の電源電圧と動作周波数に加えて半導体回路装置１の温度もパラメータとする場合には、縦軸及び横軸に直交する第３の軸（温度軸）を含むことになる。
　このようなシュムープロットを用いれば、ＬＳＩが動作しうる範囲における各パラメータの組み合わせを把握することができる。
　しかしながら、比較例の半導体回路装置１のＢＩＳＴでは、１回の試験で、１つのテストパターンによる動作試験（１種類の電源電圧、１種類の動作周波数、１種類の温度についての動作試験）を行っている。被試験回路４の電源電圧、動作周波数、又は温度を変更するには、電源電圧、動作周波数、又は温度を再設定する必要がある。
　従って、複数の電源電圧、複数の動作周波数、複数の温度についてＢＩＳＴを実行してシュムープロットを作成するためには、被試験回路４の電源電圧、動作周波数等のパラメータを変更しながら、ＢＩＳＴを繰り返す必要があった。
　また、１つのテストパターンによるＢＩＳＴを行う場合は、被試験回路４にテストパターンを印加する時間の他に、被試験回路４の電源をオン／オフするための時間、スキャンイン／スキャンアウトによる被試験回路４の設定／試験結果の読み出しに必要な時間等がかかる。
　このため、比較例の半導体回路装置１において、パラメータを変更しながらシュムープロットを作成するには、多大な時間を要するという問題があった。
　特に、パラメータの中でも被試験回路４の動作周波数を変更する場合には、ＰＬＬ２が出力するクロック信号の周波数を変更する必要があり、ＰＬＬ２の出力周波数が安定するまでに時間がかかるため、シュムープロットの作成時間の長時間化の大きな要因になっていた。
　以上のように、比較例の半導体回路装置１は、被試験回路４の動作周波数を変更しながらシュムープロットを作成するのに多大な時間を要するという問題があった。
　このため、以下で説明する実施の形態１、２では、上述の問題点を解決した半導体回路装置を提供することを目的とする。以下、実施の形態１、２の半導体回路装置について説明する。
　＜実施の形態１＞
　図２は、実施の形態１の半導体回路装置１０を示すブロック図である。
　実施の形態１の半導体回路装置１０は、サイクルスイープ回路１１、ＰＬＬ１２、テストパターン発生回路１３、被試験回路１４、及び試験結果記憶回路１５を含む。
　図２に示すＰＬＬ１２、被試験回路１４、及び試験結果記憶回路１５は、それぞれ、入力するＢＩＳＴ用のクロック信号が実施の形態１と異なるが、図１に示す比較例の半導体回路装置１のＰＬＬ２、被試験回路４、及び試験結果記憶回路５と基本的に同様である。このため、ＰＬＬ１２、被試験回路１４、及び試験結果記憶回路１５についての説明は、図１に示すＰＬＬ２、被試験回路４、及び試験結果記憶回路５の説明を援用する。
　実施の形態１では、回路装置の一例として、半導体回路装置１０がＬＳＩである場合について説明する。半導体回路装置１０がＬＳＩである場合には、高速化、高機能化、製造コストの抑制、信頼性の向上等を図ることができる。
　しかしながら、回路装置は、半導体回路装置１０のようなＬＳＩに限らず、サイクルスイープ回路１１、ＰＬＬ１２、テストパターン発生回路１３、又は試験結果記憶回路１５のうちの少なくともいずれか一つは、ディスクリート部品又はＦＰＧ（Field Programmable Gate array）等で実現されてもよい。
　実施の形態１の半導体回路装置１０は、サイクルスイープ回路１１でＢＩＳＴ用のクロック信号の周波数を変更しながらＢＩＳＴを実行し、シュムープロットの周波数特性を連続的な一度の処理で取得することを可能にする。
　このような処理を可能にするため、テストパターン発生回路１３は、実施の形態１のテストパターン発生回路３に新たな機能を追加したものになっている。この追加機能については後述する。
　サイクルスイープ回路１１は、ＰＬＬ１２とテストパターン発生回路１３、被試験回路１４、及び試験結果記憶回路１５との間に配設されている。
　サイクルスイープ回路１１は、クロック生成部の一例としてのＰＬＬ１２が出力するＢＩＳＴ用のクロック信号ＣＫＡを入力し、クロック信号ＣＫＡの周波数を変更することのできる回路である。
　以下の説明では、サイクルスイープ回路１１は、クロック信号ＣＫＡを入力し、クロック信号ＣＫＡの周波数を変更したクロック信号ＣＫＢを出力することとする。クロック信号ＣＫＢは、クロック信号ＣＫＡの位相を進角又は遅角させることにより、クロック信号ＣＫＡの周波数を変更した信号である。
　ここで、クロック信号ＣＫＡを進角又は遅角する度合は、離散的に設定することができる。クロック信号ＣＫＡを進角させた場合は、サイクルスイープ回路１１から出力するクロック信号ＣＫＢの１周期は短くなり、周波数は高くなる。一方、クロック信号ＣＫＡを遅角させた場合は、サイクルスイープ回路１１から出力するクロック信号ＣＫＢの１周期は長くなり、周波数は低くなる。
　また、クロック信号ＣＫＡを進角又は遅角する度合として、"０"を設定することもできる。進角又は遅角の度合として"０"を設定した場合、サイクルスイープ回路１１から出力するクロック信号ＣＫＢは、サイクルスイープ回路１１に入力するクロック信号ＣＫＡと同一の周期及び周波数を有することになる。
　なお、実施の形態１では、クロック信号ＣＫＡの位相を進角させたクロック信号ＣＫＢを用いる実施形態について説明する。
　サイクルスイープ回路１１から出力するクロック信号ＣＫＢは、テストパターン発生回路１３、被試験回路１４、試験結果記憶回路１５に入力する。
　テストパターン発生回路１３は、サイクルスイープ回路１１から入力するＢＩＳＴ用のクロック信号ＣＫＢに基づき、ある種類のテストパターンを複数回（ｍ回（ｍは２以上の任意の整数））出力するパターン生成部の一例である。テストパターン発生回路１３が出力するテストパターンは、被試験回路１４に入力される。
　ここで、実施の形態１におけるテストパターンは、テストパターン発生回路１３において、周期が徐々に短縮されるクロック信号ＣＫＢとともに発生されるため、連続して生成されるテストパターンは、複数の動作周波数を含むことになる。
　また、テストパターン発生回路１３は、比較例のテストパターン発生回路３に対する追加機能として、試験結果記憶回路１５に入力するためのラップ信号を出力する機能を有する。ラップ信号は、テストパターンと同様に、テストパターン発生回路１３の内部のプログラムレジスタによって発生される。
　テストパターン発生回路１３は、ｍ回のテストパターンを順番に発生する際に、テストパターンが一巡して切り替わる度に、ラップ信号を出力する。ラップ信号は、テストパターンが一巡して切り替わる度に（１つ１つのテストパターンが終了する度に）テストパターン発生回路１３によって所定期間だけＨレベル（"１"）に立ち上げられ、テストパターンの実行中はＬレベル（"０"）に設定される信号であるが、その詳細については後述する。
　被試験回路１４は、ＢＩＳＴ用のクロック信号ＣＫＢに基づいてテストパターンを処理し、処理結果（動作結果）を試験結果記憶回路１５に入力する回路部の一例である。
　試験結果記憶回路１５は、被試験回路１４の処理結果（動作結果）を期待値と比較し、試験結果（比較結果）を表すデータを記憶する。試験結果記憶回路１５は、処理結果（動作結果）を期待値と比較する比較部の一例としての機能と、試験結果（比較結果）を保持する比較結果保持部の一例としての機能とを含む。
　次に、図３を用いて、サイクルスイープ回路１１について説明する。
　図３は、実施の形態１の半導体回路装置１０のサイクルスイープ回路１１を示す図である。
　サイクルスイープ回路１１は、クロック入力端１１Ａ、クロック出力端子１１Ｂ、ラップ信号入力端子１１Ｃ、位相制御回路２０１、２０２、・・・、２０ｎ－１、位相選択回路３０、及びスイープ用シーケンサ４０を含む。
　クロック入力端１１Ａと位相選択回路３０との間は、信号線が並列なｎ本に分岐している。分岐したｎ本の信号線をそれぞれ、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１と区別する。
　クロック出力端子１１Ｂは、図２に示すテストパターン生成回路１３、被試験回路１４、及び試験結果記憶回路１５に接続されており、サイクルスイープ回路１１で周波数が変更されたクロック信号をテストパターン生成回路１３、被試験回路１４、及び試験結果記憶回路１５に入力する。
　ラップ信号入力端子１１Ｃは、図２に示すテストパターン発生回路１３に接続されており、テストパターン発生回路１３が出力するラップ信号をサイクルスイープ回路１１に入力する。
　位相制御回路２０１、２０２、・・・、２０ｎ－１は、それぞれ、クロック入力端１１Ａと位相選択回路３０との間において、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の信号線に挿入されている。Ｎｏｄｅ ０の信号線には、位相制御回路は挿入されていない。
　位相制御回路２０１、２０２、・・・、２０ｎ－１は、それぞれ、スイープ用シーケンサ４０から入力する位相制御信号１～ｎ－１に基づき、クロック信号ＣＫＡの位相を進角させるために、クロック信号ＣＫＡの１周期を単位時間の（１×ｋ）倍、（２×ｋ）倍、・・・、（（ｎ－１）×ｋ）倍だけ短縮する複数の位相制御部の一例である。
　スイープ用シーケンサ４０から入力する位相制御信号１～ｎ－１は、ｎとｋの値に応じて、位相制御回路２０１、２０２、・・・、２０ｎ－１の各々によるクロック信号ＣＫＡの位相の進角又は遅角を制御する制御信号である。
　位相制御信号１～ｎ－１は、それぞれ、クロック信号ＣＫＡの１周期の短縮の度合として、単位時間の（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍の時間を表す。
　ここで、ｎは、２以上の任意の整数であり、位相制御回路２０１、２０２・・・２０ｎ－１の数（ｎ－１）に、Ｎｏｄｅ ０の分の１を加えた固定値である。
　また、パラメータｋは、最大値をｍ－１（ｍは２以上の任意の整数（固定値））として、０からｍまで順番に増加するパラメータである。
　実施の形態１の半導体回路装置１０は、ｍ個のテストパターン０～テストパターンｍ－１を順番に用いてＢＩＳＴを実行する。パラメータｋの値は、そのときに用いるテストパターンｋを表す。
　なお、テストパターンは、０～ｍ－１のｍ個であるが、パラメータｋの値が０から順番に増加してｍに達すると、テストパターン０～テストパターンｍ－１によるＢＩＳＴがすべて終了したことになる。
　実施の形態１の半導体回路装置１０では、パラメータｋの値を０から（ｍ－１）まで順番に増やしながら、位相制御回路２０１、２０２・・・２０ｎ－１で順番にクロック信号ＣＫＡの周期を短縮する。また、半導体回路装置１０は、パラメータｋの値がｍに達すると、ＢＩＳＴを終了する。
　具体的には、クロック信号ＣＫＡの周期は、位相制御回路２０１、２０２、・・・、２０ｎ－１において、単位時間の（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍の式により、パラメータｋの値を０から（ｍ－１）まで順番に増やしながら、短縮される。
　すなわち、パラメータｋが０から最大値（ｍ－１）になるまでに、単位時間の（１×０）倍、（２×０）倍、・・・、（（ｎ－１）×０）倍、（０×１）倍、（１×１）倍、（２×１）倍・・・（（ｎ－１）×１）倍、・・・、（０×（ｍ－１））倍、（１×（ｍ－１））倍、（２×（ｍ－１））倍、・・・、（（ｎ－１）×（ｍ－１））倍という順番で、クロック信号ＣＫＡの周期が繰り返し短縮される。
　位相選択回路３０は、スイープ用シーケンサ４０から入力する位相選択信号に基づいて、周期を短縮したクロック信号ＣＫＢを生成する回路である。
　位相選択信号は、位相選択回路３０にＮｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１の各々の信号線を介して入力するクロック信号ＣＫＡ（Ｎｏｄｅ　０が選択された場合）又は位相制御回路１～ｎ－１からのクロック信号（Ｎｏｄｅ　１～ｎ－１が選択された場合）のＨ（High）レベルのパルスを順番に選択する信号である。
　ここで、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１の各々の信号線の番号をＮｏｄｅ番号とすると、位相選択信号は、位相選択回路３０が選択する信号線のＮｏｄｅ番号を表す。
　Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の信号線から位相選択回路３０に入力するクロック信号ＣＫＡを１周期毎に順番に選択するために、位相選択信号が表すＮｏｄｅ番号は、１周期毎に順番に変化する。
　位相選択回路３０は、位相選択信号に基づいて、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の各々の信号線を介して入力するクロック信号ＣＫＡのＨレベルのパルスを１周期毎に１つずつ順番に選択することにより、周期を短縮したクロック信号ＣＫＢを生成する。位相選択回路３０としては、例えば、セレクタを用いればよい。位相選択回路３０は、選択部の一例である。
　上述のように、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の信号線には、位相制御回路２０１、２０２、・・・、２０ｎ－１が挿入されており、Ｎｏｄｅ０の信号線には位相制御回路が挿入されていない。
　このため、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１の信号線を介して位相選択回路３０に入力するクロック信号ＣＫＡのＨレベルのパルスの位相は、単位時間の０倍、（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍だけそれぞれ進角する。
　上述のように、パラメータｋの値が０から最大値（ｍ－１）になるまで、位相制御回路２０１、２０２・・・２０ｎ－１で順番にクロック信号ＣＫＡのＨレベルのパルスの位相を進角するのに合わせて、位相選択回路３０は、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の信号線を介して入力するクロック信号ＣＫＡのＨレベルのパルスを１つずつ順番に選択する。
　これにより、位相選択回路３０が出力するクロック信号ＣＫＢの周期のＨレベルのパルスの位相は、クロック信号ＣＫＡのＨレベルのパルスの位相に対して、１周期毎に順番に、単位時間の０倍、（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍ずつ進角される。
　すなわち、クロック信号ＣＫＢの周期のＨレベルのパルスの位相は、クロック信号ＣＫＡのＨレベルのパルスの位相に対して、１単位時間の（０×０）倍、（１×０）倍、（２×０）倍・・・（（ｎ－１）×０）倍、（０×１）倍、（１×１）倍、（２×１）倍・・・（（ｎ－１）×１）倍、・・・、（０×（ｍ－１））倍、（１×（ｍ－１））倍、（２×（ｍ－１））倍・・・（（ｎ－１）×（ｍ－１））倍という順番で、パラメータｋの値を０から最大値（ｍ－１）まで増やしながら、繰り返し進角される。
　このようなクロック信号ＣＫＢの周期の短縮は、シュムープロットの周波数特性を連続的に一度の処理で取得するために行われる。
　スイープ用シーケンサ４０は、位相制御回路２０１、２０２・・・２０ｎ－１の各々に入力する位相制御信号１～ｎ－１と、位相選択回路３０に入力する位相選択信号とを出力する制御部の一例である。
　スイープ用シーケンサ４０には、テストパターン発生回路１３（図２参照）から制御信号の一例であるラップ信号が入力する。
　なお、ラップ信号は、上述のように、１つのテストパターンが終了する毎にテストパターン発生回路１３によってＨレベル（"１"）に立ち上げられ、テストパターンの実行中はＬレベル（"０"）に設定される。
　スイープ用シーケンサ４０は、ラップ信号が入力する度に、パラメータｋの値を１つずつ増加させる。
　スイープ用シーケンサ４０が位相制御信号１～ｎ－１及び位相選択信号で位相制御回路２０１、２０２・・・２０ｎ－１及び位相選択回路３０を制御する。これにより、位相選択回路３０から出力するクロック信号ＣＫＢのＨレベルのパルスの位相は、クロック信号ＣＫＡのＨレベルのパルスの位相に対して、１周期毎に順番にパラメータｋの値が１ずつ増加しながら、単位時間の（０×ｋ）倍、（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍ずつ進角される。
　ここで、図４のタイミングチャートを用いて、実施の形態１の半導体回路装置１０においてクロック信号の周波数を変更する手順について説明する。
　図４は、実施の形態１の半導体回路装置１０におけるクロック信号の周波数を変更する手順を示すタイミングチャートである。
　図４（Ａ）は、ｋ＝１（テストパターン１）を被試験回路１４に印加する場合に、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の信号線を経て位相選択回路３０に入力するクロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１と、位相選択回路３０から出力するクロック信号ＣＫＢとの波形を示す。
　図４（Ｂ）は、図４（Ａ）に示すクロック信号ＣＫＢと、テストパターン１を実行するのに必要なすべてのクロック信号ＣＫＢとの関係を示す図である。
　図４（Ｃ）は、図４（Ｂ）に示すテストパターン１を実行するのに必要なすべてのクロック信号ＣＫＢと、テストパターン１以外のテストパターンの各々を実行するのに必要なすべてのクロック信号ＣＫＢと、すべてのテストパターンを実行するのに必要なクロック信号ＣＫＢとの関係、及び、ラップ信号が出力するタイミングを示す図である。
　図４（Ｃ）には、各テストパターンを実行するのに必要なクロック信号ＣＫＢを、テストパターン０～テストパターンｍ－１と示す。
　図４（Ａ）に示すように、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の信号線を経て位相選択回路３０に入力するクロック信号ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１は、それぞれ、Ｎｏｄｅ ０の信号線を経て位相選択回路３０に入力するクロック信号ＣＫＡに対して、ｔ１（単位時間×１）、ｔ２（単位時間×２）、ｔｎ－１（単位時間×（ｎ－１））だけ進角している。
　Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１の各々の信号線におけるクロック信号ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１の位相は、スイープ用シーケンサ４０が出力する位相制御信号１～ｎ－１により、位相制御回路２０１、２０２・・・２０ｎ－１の各々で進角される。
　位相選択回路３０は、スイープ用シーケンサ４０から入力する位相選択信号に基づき、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１の各々の信号線を経て入力するクロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１のＨレベルのパルスを順番に選択することにより、クロック信号ＣＫＢを生成する。
　これにより、クロック信号ＣＫＢは、Ｎｏｄｅ ０のクロック信号ＣＫＡのＨレベルのパルス、Ｎｏｄｅ １のクロック信号ＣＫＡ１のＨレベルのパルス、Ｎｏｄｅ ２のクロック信号ＣＫＡ２のＨレベルのパルス、・・・、Ｎｏｄｅ ｎ－１のクロック信号ＣＫＡｎ－１のＨレベルのパルスを組み合わせたクロック信号になる。
　このため、クロック信号ＣＫＢは、位相が全く進角されていないＮｏｄｅ ０のクロック信号ＣＫＡと比較すると、Ｎｏｄｅ ０からＮｏｄｅ ｎ－１にかけてのｎサイクルの間に、徐々に位相が進角して周波数が高くなることが分かる。
　例えば、ｎが４である場合にはＮｏｄｅ ｎ－１のクロック信号ＣＫＡｎ－１は、Ｎｏｄｅ ３のＣＫＡ３となる。この場合のクロック信号ＣＫＢは、Ｎｏｄｅ ０からＮｏｄｅ ３の４つの信号線から入力するクロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、ＣＫＡ３のＨレベルのパルスを順番に組み合わせたクロック信号になり、Ｎｏｄｅ ０からＮｏｄｅ ３にかけての４サイクルの間に、徐々に位相が進角して周波数が高くなる。
　なお、位相選択回路３０は、Ｎｏｄｅ ｎ－１の信号線のクロック信号ＣＫＡｎ－１の次に、再びＮｏｄｅ ０の信号線のクロック信号ＣＫＡを選択することになる。このため、Ｎｏｄｅ ｎ－１のクロック信号ＣＫＡｎ－１のＨレベルのパルスが立ち下がった後からＮｏｄｅ ０のクロック信号ＣＫＡが立ち上がるまでの期間は、Ｎｏｄｅ ０～Ｎｏｄｅ ２の各クロック信号ＣＫＡが立ち下がってから次のパルスが立ち上がるまでの期間よりも長くなる。　実施の形態１の半導体回路装置１０は、上述のようなｎサイクルのクロック信号ＣＫＢを繰り返して用いることにより、１つのテストパターンによるＢＩＳＴを実行する。
　ここで、１つのテストパターンを実行するために必要なクロック信号ＣＫＢのサイクル数は、ｎに比べて多大なサイクル数になる。
　このため、図４（Ｂ）に示すように、テストパターン１を実行するのに必要なクロック信号ＣＫＢは、ｎサイクルのクロック信号ＣＫＢを複数組含むことになる。
　図４（Ｂ）に示すｎサイクルのクロック信号ＣＫＢは、すべて図４（Ａ）に示すクロック信号ＣＫＢと同様に、Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１の各々のクロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１のＨレベルのパルスを組み合わせたクロック信号である。
　また、図４（Ｂ）に示すように、ラップ信号は、テストパターンが切り替わる際にテストパターン発生回路１３によってＨレベル（"１"）に立ち上げられるため、各テストパターンを実行するのに必要なクロック信号ＣＫＢが終了するタイミングで出力することになる。テストパターン発生回路１３によってラップ信号がＨレベル（"１"）に立ち上げられると、パラメータｋの値が１つ増加する。
　上述のように、実施の形態１では、ｍ個のテストパターン０～テストパターンｍ－１を用いて、連続的に一度にテストパターンの動作周波数を変化させることにより、シュムープロットの周波数特性を連続的に一度の処理で取得する。
　このため、シュムープロットの周波数特性を連続した一度の処理で取得するのに必要なすべてのテストパターン０～テストパターンｍ－１に必要なクロック信号ＣＫＢは、図４（Ｃ）に示すように、テストパターン０～テストパターンｍ－１の各々を実行するのに必要なクロック信号ＣＫＢが連続したクロック信号となる。
　テストパターン０～テストパターンｍ－１の各々に含まれるクロック信号ＣＫＢの周期は、位相制御回路２０１、２０２・・・２０ｎ－１において、単位時間の（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍の割合で短縮される。
　テストパターン０の場合は、ｋ＝０であるため、クロック信号ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１の位相はクロック信号ＣＫＡと同一である。このため、クロック信号ＣＫＢは位相が進角されず、クロック信号ＣＫＡと同一位相のクロック信号ＣＫＢが位相選択回路３０から出力される。
　これに対して、パラメータｋの値が１以上に大きくなると、単位時間の（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍の式で短縮される度合いが増加するため、図４（Ａ）に示すｋ＝１の場合のクロック信号ＣＫＢよりも、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１のＨレベルのパルスの立ち上がりの位相が進角したクロック信号ＣＫＢになる。
　以上のように、実施の形態１の半導体回路装置１０によれば、図４（Ａ）～（Ｃ）に示すように、位相を徐々に進角させることによって周期を短縮（周波数を高く）したクロック信号ＣＫＢを用いてＢＩＳＴを実行することができる。
　クロック信号ＣＫＢの周期は、ｋ＝０の場合からｋ＝ｍ－１の場合にかけて段階的に短縮され、周期が最も短縮される場合では、Ｎｏｄｅ ０のＨレベルのパルスの立ち上がりのタイミングに比べて単位時間×（（ｎ－１）×（ｍ－１））だけ短縮される。
　このため、半導体回路装置１０のシュムープロットの周波数特性をすべて網羅できるように、クロック信号ＣＫＡの周波数、ｍの値、ｎの値、及び単位時間を設定すれば、連続した一度のＢＩＳＴを実行することにより、シュムープロットの周波数特性を取得することができる。
　これにより、半導体回路装置１０のシュムープロットを作成する時間を大幅に短縮することができる。
　ここで、半導体回路装置１０の被試験回路１４が２ｋｗ（kilo word）で、アドレス長をＮのＳＲＡＭとした場合に、アドレス長Ｎ×１２回相当のテストパターンを被試験回路１４に印加する場合を考える。なお、一例として、動作周波数は２ＧＨｚ、すなわち１周期５００ｐｓ（ピコ秒）とする。
　１回のテストパターンによるＢＩＳＴに要する時間は、２ｋｗ（２０４８ワード）×１２×５００ｐｓ（ピコ秒）＝約１２．３μｓ（マイクロ秒）となる。
　例えば、テストパターンの数（ｍ）が１２パターンである場合、実施の形態１の半導体回路装置１０は、１２パターンのテストパターンを連続的に一度の処理で被試験回路１４に印加することができるため、１２パターンのテストパターンによるＢＩＳＴの試験結果を得るのに必要な試験時間は、約１５０μｓとなる。
　これに対して、一例として、比較例の半導体回路装置１のように、シュムープロットの周波数特性を取得するために、周波数を変える度にＰＬＬ１２の出力周波数を変更する場合は、１２回のテストパターンによるＢＩＳＴを実行するのに、約１５ｍｓ（ミリ秒）程度の時間がかかる。
　このため、実施の形態１の半導体回路装置１０によれば、上述の例において、シュムープロットの周波数特性を取得するのに要する時間は、比較例の半導体回路装置１において１回のテストパターンを実行するのに必要な時間の約１／１０となる。
　以上、実施の形態１によれば、ＢＩＳＴ用のクロック信号の周波数を可変にすることにより、ＰＬＬの設定を変更する必要が無くなるため、試験時間の大幅な短縮化を図った半導体回路装置を提供することができる。
　なお、以上では、クロック信号ＣＫＡの位相を進角させたクロック信号ＣＫＢを用いる形態について説明したが、クロック信号ＣＫＡの位相を遅角させたクロック信号ＣＫＢを用いてもよい。この場合は、上述のＢＩＳＴの最後に最も短縮される周波数をクロック信号ＣＫＡの初期の周波数に設定し、かつ、上述のＮｏｄｅ ０の周波数をＮｏｄｅ ｎ－１の周波数と入れ替え、ＢＩＳＴが進行するにつれて、徐々に周期を長くするようにクロック信号ＣＫＢを生成しながらＢＩＳＴを実行すればよい。
　＜実施の形態２＞
　実施の形態２は、実施の形態１の半導体回路装置の回路構成をより具体的にした実施形態である。
　図５は、実施の形態２の半導体回路装置をＬＳＩテスタに接続した状態を示す図である。
　実施の形態２の半導体回路装置２００は、サイクルスイープ回路２１１、ＰＬＬ１２、テストパターン発生回路１３、被試験回路１４、試験結果記憶回路１５、及びスキャン系制御回路１６を含む。
　また、半導体回路装置２００は、ＬＳＩテスタ３００を接続するための端子２０１、２０２を有し、端子２０１にはＬＳＩテスタ３００の端子３０１が接続され、端子２０２にはＬＳＩテスタ３００の端子３０２が接続される。
　ＬＳＩテスタ３００は、試験クロック（ＣＫＳ）を出力する試験クロック出力部３０３と、スキャン制御信号を出力するスキャン制御信号出力部３０４とを有する。
　半導体回路装置２００の端子２０１には、ＬＳＩテスタ３００の試験クロック出力部３０３から試験クロック信号（ＣＫＳ）が入力される。端子２０２にはＬＳＩテスタ３００のスキャン制御信号出力部３０４からスキャン制御信号（ＴＣＫ，ＴＭＳ）とスキャン試験用のテストデータ（ＴＤＩ）が入力される。また、端子２０２からスキャン試験の結果を表すデータ（ＴＤＯ）が出力される。
　なお、ＴＣＫはスキャンテスト用のクロック信号、ＴＭＳはスキャン系制御回路１６の状態遷移を制御するための信号である。
　ＰＬＬ１２は、実施の形態１の半導体回路装置１０のＰＬＬ１２と基本的に同様であるが、実施の形態２では、ＬＳＩテスタ３００から試験クロック信号（ＣＫＳ）が入力するようになっている。
　テストパターン発生回路１３は、実施の形態１のテストパターン発生回路１３と基本的に同様であるが、実施の形態２では、ＲＥＡＤ信号を試験結果記憶回路１５に入力するようになっている。なお、ＲＥＡＤ信号は、試験結果記憶回路１５への試験結果の読み込みを制御するための信号であるが、その詳細については後述する。
　被試験回路１４は、実施の形態１の被試験回路１４と基本的に同様であるが、実施の形態２では、ＢＩＳＴを行った後に被試験回路１４内の各ビットセルに存在するデータをＲＥＡＤデータとして試験結果記憶回路１５に入力するようになっている。
　試験結果記憶回路１５は、実施の形態１の半導体回路装置１０の試験結果記憶回路１５と基本的に同様であるが、テストパターン発生回路１３からＲＥＡＤ信号が入力されるとともに、被試験回路１４からＲＥＡＤデータが入力されるようになっている。また、試験結果記憶回路１５は、試験結果をスキャン系制御回路１６に入力する。
　サイクルスイープ回路２１１は、実施の形態１のサイクルスイープ回路１１と基本的に同様であるが、設定制御信号が入力するようになっている。設定制御信号は、スキャン系制御回路１６が出力する。
　スキャン系制御回路１６は、ＬＳＩ１０のスキャンシフトを制御する回路であり、ＬＳＩテスタ３００からＬＳＩ１０にスキャン制御信号が入力されると、サイクルスイープ回路２１１、ＰＬＬ１２、及び試験結果記憶回路１５に設定制御信号を入力する。設定制御信号は、ＢＩＳＴを実行する前に、サイクルスイープ回路２１１、ＰＬＬ１２、テストパターン発生回路１３、及び試験結果記憶回路１５の初期設定を行うための信号である。
　初期設定では、サイクルスイープ回路２１１はパラメータｋを"０"に設定し、ＰＬＬ１２はＬＳＩテスタ３００から入力する試験クロック信号ＣＫＳに基づいてクロック信号ＣＫＡを出力するようになり、テストパターン発生回路１３は内部で保持するテストパターンを初期化し、試験結果記憶回路１５は内部のレジスタの値をリセットする。
　次に、図６を用いて、実施の形態２の半導体回路装置２００のサイクルスイープ回路２１１について説明する。
　図６は、実施の形態２の半導体回路装置２００のサイクルスイープ回路２１１を示す図である。
　以下では、サイクルスイープ回路２１１について、実施の形態１のサイクルスイープ回路１１との相違点を中心に説明を行う。
　図６に示すように、サイクルスイープ回路２１１は、クロック入力端１１Ａ、クロック出力端子１１Ｂ、ラップ信号入力端子１１Ｃ、設定制御信号入力端子１１Ｄ、位相制御回路２０１、２０２、・・・、２０ｎ－１、位相選択回路３０、及びスイープ用シーケンサ４０を含む。
　サイクルスイープ回路２１１の構成要素のうち、設定制御信号入力端子１１Ｄ以外の構成要素は、実施の形態１のサイクルスイープ回路１１と同一である。
　また、サイクルスイープ回路２１１の内部で取り扱う信号については、スイープ用シーケンサ４０に設定制御信号入力端子１１Ｄを介してＬＳＩテスタ３００から設定制御信号が入力される点と、スイープ用シーケンサ４０がステップ数信号と終了信号を出力する点が実施の形態１と異なる。
　設定制御信号は、上述のように、ＢＩＳＴを実行する前に、サイクルスイープ回路２１１、ＰＬＬ１２、及び試験結果記憶回路１５の初期設定を行うための信号である。
　このため、サイクルスイープ回路２１１内のスイープ用シーケンサ４０は、設定制御信号が入力すると、位相制御信号１～ｎ－１、及び位相選択信号を初期値に設定するとともに、ステップ数信号を予め定められた所定の値（ステップ数と称す）に設定する。
　ステップ数信号のステップ数は、１以上の任意の整数に設定することができる。ステップ数信号は、位相制御信号１～ｎ－１の各々による周期の短縮度合を整数倍するための信号である。
　すなわち、ステップ数信号は、位相制御回路２０１、２０２、・・・、２０ｎ－１が位相制御信号１～ｎ－１に基づいて、単位時間のテストパターン０～テストパターンｍ－１の各々に含まれるクロック信号ＣＫＢの周期を短縮する際に、位相制御信号１～ｎ－１に対応して、（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍の各々にさらに乗じる値を表す。
　実施の形態２では、ステップ数が１である場合について説明するが、ＢＩＳＴを実行する際に上述の式の整数倍で各テストパターンの周期を短縮したい場合には、ステップ数を２以上の任意の整数に設定すればよい。
　例えば、ステップ数が２の場合は、位相制御回路２０１、２０２・・・２０ｎ－１は、それぞれ、クロック信号ＣＫＢの周期を、（１×ｋ）×２倍、（２×ｋ）×２倍・・・（（ｎ－１）×ｋ）×２倍で短縮することになる。
　終了信号は、ＢＩＳＴの終了を表す信号であり、スイープ用シーケンサ４０が内部のカウンタで試験の回数をカウントし、カウント値が所定値に達したときにスイープ用シーケンサ４０から出力される。スイープ用シーケンサ４０が、終了信号を位相選択回路３０に出力すると、位相選択回路３０はクロック信号ＣＫＢの生成を終了し、クロック信号ＣＫＢの出力が停止する。
　これにより、テストパターン発生回路１３、被試験回路１４、及び試験結果記憶回路１５の動作が停止し、ＢＩＳＴが終了する。
　次に、図７Ａ～Ｃを用いて、位相制御回路２０１、２０２・・・２０ｎ－１の具体的な回路構成について説明する。なお、位相制御回路２０１、２０２・・・２０ｎ－１の回路構成はすべて同様であるため、ここでは位相制御回路２０１、２０２・・・２０ｎ－１を区別することなく、位相制御回路２０と表記して説明する。
　図７Ａは、実施の形態２の半導体回路装置２００の位相制御回路２０を示す図である。
　図７Ｂは、実施の形態２の半導体回路装置２００の位相制御回路２０の動作原理を説明するためのタイミングチャートである。
　図７Ａに示すように、位相制御回路２０は、フェイズインターポレータ２２０と乗算器２３０とを含む。
　フェイズインターポレータ２２０は、ＤＬＬ（Delay Locked Loop）２２１と位相ミキサ２２２とを有する。
　ＤＬＬ２２１は、クロック信号ＣＫＡを入力し、クロック信号ＣＫＡの位相を出力する。実施の形態２では、一例として、ＤＬＬ２２１は、クロック信号ＣＫＡの位相を０°、－９０°、－１８０°、－２７０°変化させた４つのクロック信号を出力する。
　なお、位相が－９０°、－１８０°、－２７０°変化した３つのクロック信号は、それぞれ、０°のクロック信号に対して、位相が９０°、１８０°、２７０°進角した信号である。
　位相ミキサ２２２は、ＤＬＬ２２１が出力する４つのクロック信号を入力し、乗算器２３０から入力する位相信号に基づき、クロック信号ＣＫＡの位相を進角して出力する。
　ここで、位相ミキサ２２２は、１周期の位相量である３６０°を所定の数に分割するための分解能を持ち、３６０°を所定数に分割した位相量を最小単位とする位相差を生成することにより、クロック信号ＣＫＡの位相を最小単位の整数倍に相当する位相差だけ変更して出力できる回路である。
　また、位相信号は、位相ミキサ２２２における位相の変更分を指定するための信号である。
　例えば、位相ミキサ２２２の分解能が６４であるとする。この場合、図７Ｂに示すように、位相ミキサ２２２は、３６０°を６４分割した位相量（１分割分）を最小単位とする位相差を生成することができる。
　例えば、位相ミキサ２２２がＤＬＬ２２１の位相０°の出力と、位相－９０°の出力とを合成して、１６分割して出力できることとする。なお、ＤＬＬ２２１の位相０°の出力は、位相制御回路２０に入力するクロック信号ＣＫＡと同一周期、同一位相のクロック信号である。
　例えば、クロック信号Ａの周波数が２ＧＨｚであるとすると、クロック信号ＣＫＡの１周期は５００ｐｓであり、１６分割した最小単位の時間幅は、５００ｐｓ／６４＝約７．８ｐｓとなる。
　この場合に、位相信号で、最小単位の時間（約７．８ｐｓ：１分割分）を指定すれば、位相ミキサ２２２は、クロック信号ＣＫＡの位相を最小単位の時間（約７．８ｐｓ：１分割分）だけ進角してクロック信号ＣＫＢとして出力することができる。
　乗算器２３０は、位相制御信号とステップ数信号を入力し、位相制御信号とステップ数信号とを乗算して得る位相信号を出力する。
　上述のように、位相制御信号は、クロック信号ＣＫＡの１周期を短縮する時間を表す。
　また、ステップ数信号は、位相制御信号による周期の短縮時間を整数（ステップ数）倍するための信号である。
　このため、位相制御信号にステップ数を乗じて得る位相信号は、位相制御回路２０でクロック信号ＣＫＡの位相が進角される時間を表す。位相信号は、上述のように、位相ミキサ２２２における位相の変更分を指定するための値に設定される信号である。
　図７Ａ及び図７Ｂでは、位相制御回路２０１、２０２・・・２０ｎ－１を区別することなく、位相制御回路２０として示すが、実際には、位相制御回路２０１、２０２・・・２０ｎ－１の各々において、位相信号によってクロック信号ＣＫＡの位相が進角される。
　以上のようにして、フェイズインターポレータ２２０と乗算器２３０とを含む位相制御回路２０は、クロック信号ＣＫＡの周波数を変更して出力する。
　次に、図８を用いてスイープ用シーケンサ４０の回路構成について説明する。
　図８は、実施の形態２の半導体回路装置２００のスイープ用シーケンサ４０を示す図である。
　実施の形態２のスイープ用シーケンサ４０は、位相選択用カウンタ２４１、位相制御用カウンタ２４２、位相変更サイクル数設定レジスタ２４３、パラメータ最大値設定レジスタ２４４、ステップ数設定レジスタ２４５、ＡＮＤ回路２４６、乗算器２４７、２４８、２４９を含む。
　また、実施の形態２のスイープ用シーケンサ４０は、クロック信号入力端子２４０Ａ、２４０Ｂ、ラップ信号入力端子２４０Ｃ、位相選択信号出力端子２４０Ｄ、終了信号出力端子２４０Ｅ、位相制御信号出力端子２４０Ｆ～２４０Ｉ、ステップ数信号出力端子２４０Ｊ、及び設定制御信号入力端子２４０Ｋを含む。
　クロック信号入力端子２４０Ａ、２４０Ｂは、クロック信号ＣＫＡ、ＣＫＢをスイープ用シーケンサ４０にそれぞれ入力する端子である。
　ラップ信号入力端子２４０Ｃは、ラップ信号がスイープ用シーケンサ４０に入力する端子である。
　位相選択信号出力端子２４０Ｄは、スイープ用シーケンサ４０から位相選択信号を位相選択回路３０に出力する端子である。
　終了信号出力端子２４０Ｅは、スイープ用シーケンサ４０からの終了信号を位相選択回路３０に出力する端子である。
　位相制御信号出力端子２４０Ｆ～２４０Ｉは、スイープ用シーケンサ４０からの位相制御信号１～ｎ－１を位相制御回路２０１、２０２・・・２０ｎ－１に出力する端子である。
　ステップ数信号出力端子２４０Ｊは、スイープ用シーケンサ４０からステップ数信号を位相制御回路２０１、２０２・・・２０ｎ－１に出力する端子である。
　設定制御信号入力端子２４０Ｋは、設定制御信号をスイープ用シーケンサ４０に入力する端子である。
　位相選択用カウンタ２４１には、クロック信号入力端子２４０Ｂからクロック信号ＣＫＢが入力され、設定制御信号入力端子２４０Ｋから設定制御信号が入力され、位相変更サイクル数設定レジスタ２４３から位相変更サイクル数信号が入力される。
　位相選択用カウンタ２４１は、位相選択信号が表すＮｏｄｅ番号を保持するカウンタである。位相選択用カウンタ２４１は、ＢＩＳＴを実行する前に、設定制御信号が入力すると、カウンタの値の初期設定を行う。初期設定時における位相選択用カウンタ２４１の値はＮｏｄｅ ０を表す"０"である。
　位相選択用カウンタ２４１は、計数時に計数値が増分されるアップカウンタであり、位相変更サイクル数設定レジスタ２４３から入力する位相変更サイクル数信号が表すサイクル数（ｎ）にカウント値が達するまで繰り返しカウントを行う。
　位相変更サイクル数信号が表すサイクル数（ｎ）は、Ｎｏｄｅ（Ｎｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２、・・・、Ｎｏｄｅ ｎ－１）の数に対応している。
　このため、位相選択用カウンタ２４１は、クロック信号ＣＫＢが入力する度にＮｏｄｅ番号（０～ｎ－１）を繰り返しカウントし、クロック信号ＣＫＢをカウントする度にカウント値（０～ｎ－１）を表す位相選択信号を出力する。位相選択用カウンタ２４１は、選択信号生成部の一例である。位相選択信号は、位相選択信号出力端子２４０Ｄを経て位相選択回路３０に入力する。
　位相制御用カウンタ２４２は、設定制御信号入力端子２４０Ｋから設定制御信号が入力し、パラメータ最大値設定レジスタ２４４から振り回数信号が入力する。
　位相制御用カウンタ２４２は、アップカウンタであり、位相制御回路２０１、２０２・・・２０ｎ－１に入力する位相制御信号１～ｎ－１に含まれるパラメータｋの値をカウントする。
　位相制御用カウンタ２４２は、設定制御信号入力端子２４０Ｋを介してＬＳＩテスタ３００から設定制御信号が入力されると、レジスタの値の初期設定を行う。初期設定時における位相制御用カウンタ２４２の値は"０"である。すなわち、パラメータｋの値は"０"に初期設定される。
　位相制御用カウンタ２４２は、ＡＮＤ回路２４６からＨレベルの信号が入力する度に、パラメータｋの値を１つずつカウントアップする。
　位相制御用カウンタ２４２の出力は、位相制御信号１（１×ｋ）になるとともに、乗算器２４７、２４８、２４９に入力される。
　位相制御用カウンタ２４２は、パラメータｋの値がパラメータ最大値設定レジスタ２４４から入力される最大値ｍに達すると、終了信号を出力する。終了信号は、終了信号出力端子２４０Ｅを経て位相選択回路３０に入力する。
　位相変更サイクル数設定レジスタ２４３は、位相選択信号１～ｎ－１によって選択するＮｏｄｅ ０、Ｎｏｄｅ １、Ｎｏｄｅ ２・・・Ｎｏｄｅ ｎ－１の数（ｎ）をサイクル数として保持し、サイクル数（ｎ）を位相変更サイクル数信号として位相選択用カウンタ２４１に入力する。
　なお、位相変更サイクル数設定レジスタ２４３は、設定制御信号入力端子２４０Ｋから設定制御信号が入力すると、サイクル数をｎに設定する。
　パラメータ最大値設定レジスタ２４４は、パラメータｋの最大値（ｍ）を保持し、位相制御用カウンタ２４２に入力する。
　なお、パラメータ最大値設定レジスタ２４４は、設定制御信号入力端子２４０Ｋから設定制御信号が入力すると、最大値をｍに設定する。
　ステップ数設定レジスタ２４５は、上述したステップ数信号のステップ数を保持する。ステップ数設定レジスタ２４５から出力するステップ数信号は、ステップ数信号出力端子２４０Ｊを経て位相制御回路２０１、２０２・・・２０ｎ－１に入力される。
　ＡＮＤ回路２４６は、クロック信号ＣＫＡとラップ信号の論理積を出力し、ラップ信号がＨレベル（"１"）になると、位相制御用カウンタ２４２にＨレベル（"１"）を入力する。ラップ信号がＨレベル（"１"）になることは、１つのテストパターンが終了することに対応する。
　乗算器２４７、２４８、２４９は、位相制御用カウンタ２４２から出力するパラメータｋを２倍、３倍、（ｎ－１）倍した結果に応じてタイミングを生成し、生成したタイミングに基づき位相制御信号２、３、ｎ－１をそれぞれ出力する。
　なお、位相制御用カウンタ２４２の値（パラメータｋ）はそのまま位相制御信号１になるため、位相制御用カウンタ２４２と位相制御信号出力端子２４０Ｆとの間には、乗算器が挿入されていない。
　位相制御信号１～ｎ－１は、それぞれ、位相制御信号出力端子２４０Ｆ～２４０Ｉから出力し、位相制御回路２０１、２０２・・・２０ｎ－１に入力する。
　なお、位相制御用カウンタ２４２、ＡＮＤ回路２４６、及び乗算器２４７、２４８、２４９は、位相制御信号生成部の一例である。
　以上のようなスイープ用シーケンサ４０において、パラメータｋの値が０から（ｍ－１）まで増加すると、位相制御信号１～ｎ－１の値は、（１×０）、（２×０）、（３×０）・・・（（ｎ－１）×０）、（０×１）、（１×１）、（２×１）、（３×１）・・・（（ｎ－１）×１）、・・・、（０×（ｍ－１））、（１×（ｍ－１））、（２×（ｍ－１））、（３×（ｍ－１））・・・（（ｎ－１）×（ｍ－１））と変化する。
　これらの位相制御信号１～ｎ－１に基づき、位相選択回路３０で周期の短縮されたクロック信号ＣＫＢが生成される。
　次に、図９Ａと図９Ｂを用いて、実施の形態２の半導体回路装置２００のスキャン系制御回路１６とスイープ用シーケンサ４０がそれぞれ行う処理について説明する。
　図９Ａは、実施の形態２の半導体回路装置２００のスキャン系制御回路１６が行う処理を示す図である。図９Ａに示す処理は、半導体回路装置２００においてＢＩＳＴを実行する際に、スキャン系制御回路１６が実行する処理である。
　スキャン系制御回路１６は、処理を開始すると（ＳＴＡＲＴ）、試験系回路の初期化を行う（ステップＳ１）。具体的には、スキャン系制御回路１６は、設定制御信号をＰＬＬ１２、サイクルスイープ回路２１１、テストパターン発生回路１３、及び試験結果記憶回路１５に入力し、各回路（１２、２１１、１３、１５）の初期設定を行う。
　初期設定では、サイクルスイープ回路２１１はパラメータｋを０に設定し、ＰＬＬ１２はＬＳＩテスタ３００から入力する試験クロック信号ＣＫＳに基づいてクロック信号ＣＫＡを出力するようになり、テストパターン発生回路１３は内部で保持するテストパターンを初期化し、試験結果記憶回路１５は内部のレジスタの値をリセットする。
　次に、スキャン系制御回路１６は、ＰＬＬ１２が出力するクロック信号の周波数をＢＩＳＴ用の周波数に設定する（ステップＳ２）。これにより、ＰＬＬ１２が出力するクロック信号の周波数は、ＢＩＳＴで用いるクロック信号ＣＫＡの周波数に設定される。
　スキャン系制御回路１６は、テストパターン発生回路１３にテストパターンを書き込む（ステップＳ３）。テストパターンは、被試験回路１４に含まれるすべてのビットセルに書き込むための書き込みデータ、各ビットセルのアドレスデータ、Ｗ／Ｅ信号、及び期待値等を表すデータである。
　次いで、スキャン系制御回路１６は、サイクルスイープ回路２１１の初期位相を設定する（ステップＳ４）。初期位相とは、サイクルスイープ回路２１１がクロック信号ＣＫＡの位相を変更する変更分のことであり、ここでは、"０"に設定する。
　スキャン系制御回路１６は、ＰＬＬ１２にクロック信号ＣＫＡの発振を開始させる（ステップＳ５）。これにより、ＰＬＬ１２は、クロック信号ＣＫＡを出力する。
　次に、スキャン系制御回路１６は、ＢＩＳＴの試験時間が経過したか否かを判定する（ステップＳ６）。ここで、ＢＩＳＴの試験時間とは、クロック信号ＣＫＢの位相を変化させながらシュムープロットの周波数特性を取得するために必要な時間を言い、シュムープロットの周波数特性を取得するのに必要な時間に所定の補償時間を追加した時間に設定される。シュムープロットの周波数特性を取得するのに必要は、被試験回路１４のワード数、アドレス長、動作周波数等に基づき、予め求めることができる。
　なお、ステップＳ６の処理は、スキャン系制御回路１６がＢＩＳＴの試験時間が経過したと判定するまで繰り返し実行される。
　スキャン系制御回路１６は、ＢＩＳＴの試験時間が経過したと判定すると（Ｓ６　ＹＥＳ）、試験結果記憶回路１５からＢＩＳＴの試験結果を読み出し、試験結果をＬＳＩテスタ３００に転送する（ステップＳ７）。
　ＢＩＳＴの試験結果は、各テストパターンについて被試験回路１４の動作の良否を表す結果であるため、ＬＳＩテスタ３００でＢＩＳＴの試験結果を確認することができる。
　以上、図９Ａでは、シュムープロットの周波数特性を連続的に一度の処理で取得する際にスキャン系制御回路１６で実行する処理について説明した。
　ところで、被試験回路１４の周波数特性に加えて、被試験回路１４に印加する電源電圧、又は半導体回路装置２００の温度を変更した場合のシュムープロットを取得する場合には、電源電圧又は温度の設定を変更しながら、各電源電圧又は温度の条件において、周波数特性を連続的に一度の処理で取得すればよい。これにより、従来及び比較例の半導体回路装置に比べて、周波数特性と、電源電圧特性又は温度特性とを含むシュムープロットの取得時間を大幅に短縮することができる。
　次に、図９Ｂを用いて、シュムープロットの周波数特性を取得するために、実施の形態２の半導体回路装置２００のスイープ用シーケンサ４０が行う処理について説明する。
　図９Ｂは、実施の形態２の半導体回路装置２００のスイープ用シーケンサ４０が行う処理を示す図である。図９Ｂに示す処理は、半導体回路装置２００においてＢＩＳＴを実行する際に、サイクルスイープ回路２１１がクロック信号ＣＫＢの周波数を変更するために、スイープ用シーケンサ４０が実行する処理である。
　スイープ用シーケンサ４０は、処理を開始すると（ＳＴＡＲＴ）、位相制御信号１～ｎ－１を１つずつ出力する（ステップＳ１１）。
　ここで、スイープ用シーケンサ４０は、位相選択回路３０にＮｏｄｅ ０の信号線を選択させる場合は、位相制御信号１～ｎ－１をすべて非選択（Ｌ（Low）レベル）にする。これにより、位相選択回路３０は、Ｎｏｄｅ ０の信号線を選択する。
　また、スイープ用シーケンサ４０は、位相選択回路３０にＮｏｄｅ １～Ｎｏｄｅ ｎ－１のいずれかの信号線を選択させる場合は、選択する信号線のＮｏｄｅ番号に対応する位相制御信号だけを選択（Ｈレベル）にし、選択しない信号線のＮｏｄｅ番号に対応する位相制御信号をすべて非選択（Ｌレベル）にする。
　スイープ用シーケンサ４０は、位相選択回路３０によるＮｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線の選択が一巡したか否かを判定する（ステップＳ１２）。ステップＳ１２では、位相制御信号１～ｎ－１でＮｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線を１つずつ順番に選択したか否かを判定する。
　このため、スイープ用シーケンサ４０は、ステップＳ１２において、位相選択回路３０によるＮｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線の選択が一巡していないと判定した場合（Ｓ１２　ＮＯ）は、フローをステップＳ１１にリターンする。これにより、スイープ用シーケンサ４０は、Ｓ１１において、次のＮｏｄｅ番号の信号線を選択するための位相制御信号を出力する。
　ステップＳ１１、Ｓ１２を繰り返し実行することにより、位相選択回路３０はＮｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線を１つずつ順番に選択する。
　スイープ用シーケンサ４０は、Ｎｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線の選択が一巡したと判定した場合（Ｓ１２　ＹＥＳ）は、ラップ信号がＨレベル（"１"）になったか否かを判定する（ステップＳ１３）。ラップ信号は、テストパターンが切り替わる際にテストパターン発生回路１３によってＨレベル（"１"）に立ち上げられる信号である。
　スイープ用シーケンサ４０は、ステップＳ１３において、Ｈレベル（"１"）のラップ信号が入力されなかったと判定した場合（Ｓ１３　ＮＯ）は、フローをステップＳ１１にリターンする。
　この結果、ステップＳ１１、Ｓ１２がＨレベル（"１"）のラップ信号が入力されるまで繰り返され、位相選択回路３０はＮｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線を１つずつ順番に選択する。
　位相選択回路３０によるＮｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線の選択は、ステップＳ１３でＨレベル（"１"）のラップ信号が入力されたと判定されるまで繰り返される。
　スイープ用シーケンサ４０は、ステップＳ１３において、Ｈレベル（"１"）のラップ信号が入力されたと判定した場合（Ｓ１３　ＹＥＳ）は、パラメータｋの値を１つ増加する（ステップＳ１４）。
　ステップＳ１４は、パラメータｋの値を１つ増加することにより、クロック信号ＣＫＢの位相を、それまでよりも大きく変化させるＢＩＳＴを行うために準備をするための処理である。
　スイープ用シーケンサ４０は、試験結果を試験結果記憶回路１５に格納する（ステップＳ１５）。ステップＳ１１からステップＳ１３によって、１つのテストパターンについてのＢＩＳＴの試験結果が得られるため、後にＬＳＩテスタ３００で読み出すために、試験結果記憶回路１５に格納することとしたものである。
　スイープ用シーケンサ４０は、パラメータｋの値がｍに到達したか否かを判定する（ステップＳ１６）。ＢＩＳＴには、テストパターン０からテストパターンｍ－１を用いるが、パラメータｋの値がｍに達したときには、テストパターンｍ－１によるＢＩＳＴまで終了しているため、パラメータｋの値がｍに到達したか否かで、すべてのＢＩＳＴの終了を判定することとしたものである。
　スイープ用シーケンサ４０は、ステップＳ１６において、パラメータｋの値がｍに到達していないと判定した場合（Ｓ１６　ＮＯ）は、フローをステップＳ１１にリターンする。これにより、ステップＳ１４において１つ増加されたパラメータｋを用いて、ステップＳ１１～Ｓ１３の処理が繰り返し実行される。
　スイープ用シーケンサ４０は、ステップＳ１６において、パラメータｋの値がｍに到達したと判定した場合（Ｓ１６　ＹＥＳ）は、フローを終了する。
　これにより、パラメータｋが０からｍ－１のすべての値について、クロック信号ＣＫＢの位相を変化させた場合におけるシュムープロットを取得することができる。
　次に、図１０の状態遷移図を用いて、実施の形態２の半導体回路装置２００の位相選択回路３０でクロック信号ＣＫＢの位相を変化させる際の、Ｎｏｄｅ番号とパラメータｋの値の遷移の様子について説明する。
　図１０は、実施の形態２の半導体回路装置２００の位相選択回路３０でクロック信号ＣＫＢの位相を変化させる際の、Ｎｏｄｅ番号とパラメータｋの値の遷移の様子を表す状態遷移図である。
　図１０において、遷移状態をＳ（Ｎｏｄｅ番号、パラメータｋ）として示す。
　クロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１の周期は、位相制御回路２０１、２０２・・・２０ｎ－１において、単位時間の（０×ｋ）倍、（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍という式により、パラメータｋの値を０から（ｍ－１）まで順番に増やしながら、短縮（進角）される。
　上述したように、Ｎｏｄｅ ０には位相制御回路が挿入されておらず、Ｎｏｄｅ １～Ｎｏｄｅ ｎ－１には、それぞれ、位相制御回路２０１、２０２・・・２０ｎ－１が挿入されている。位相制御回路２０１、２０２・・・２０ｎ－１が出力するクロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、・・・、ＣＫＡｎ－１の位相は、単位時間の（０×ｋ）倍、（１×ｋ）倍、（２×ｋ）倍・・・（（ｎ－１）×ｋ）倍で表される分だけ進角される。
　位相選択回路３０は、図１０に示す状態遷移図に従い、Ｎｏｄｅ ０～Ｎｏｄｅ ｎ－１の信号線を順番に選択するとともに、Ｈレベル（"１"）のラップ信号が入力する度に１つずつ値が増加するパラメータｋを用いて、クロック信号ＣＫＢの位相を進角させる。
　位相選択回路３０は、クロック信号ＣＫＢの生成をＳ（０，０）から開始（ＳＴＡＲＴ）する。
　Ｓ（０，０）は、Ｎｏｄｅ ０、パラメータｋ＝０に相当する。すなわち、位相選択回路３０は、Ｎｏｄｅ ０の信号線を選択し、Ｎｏｄｅ ０の信号線を経て位相選択回路３０に入力するクロック信号ＣＫＡのＨレベルのパルスをクロック信号ＣＫＢの最初のパルスにする。すなわち、Ｓ（０，０）において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相と等しい。
　次に、位相選択回路３０は、Ｓ（１，０）において、Ｎｏｄｅ １の信号線を選択し、Ｎｏｄｅ １の信号線を経て位相制御回路２０１から位相選択回路３０に入力するクロック信号ＣＫＡ１のＨレベルのパルスをクロック信号ＣＫＢの２番目のパルスにする。
　このとき、Ｎｏｄｅ番号は"１"であるが、パラメータｋが"０"であるため、上述の式によって短縮される時間は"０"となる。このため、Ｓ（１，０）において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相と等しい。
　以後、Ｓ（ｎ－１，０）までＮｏｄｅ番号が増加しても、パラメータｋが"０"であるため、上述の式によって短縮される時間は"０"となり、Ｓ（２，０）～（ｎ－１，０）において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相と等しい。
　すなわち、Ｓ（０，０）～Ｓ（ｎ－１，０）の間は、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相と等しく、クロック信号ＣＫＡに対して位相が進角していないクロック信号ＣＫＢが位相選択回路３０から出力する。
　これは、ＢＩＳＴの最初のテストパターンを用いて、クロック信号ＣＫＡの位相と等しいクロック信号ＣＫＢについて被試験回路１４の動作確認を行うためである。
　Ｓ（ｎ－１，０）において、Ｈレベル（"１"）のラップ信号が入力していない場合は、位相選択回路３０はＳ（０，０）にリターンし、Ｓ（０，０）～Ｓ（ｎ－１，０）の状態におけるクロック信号ＣＫＢを生成する。
　Ｓ（０，０）～Ｓ（ｎ－１，０）の状態は、Ｈレベル（"１"）のラップ信号が入力されるまで繰り返される。これは、実施の形態１において、図４（Ｂ）でｎサイクルのクロック信号ＣＫＢが繰り返されている状態に相当する。
　ここで、例えば、ｎが４であり、被試験回路１４が２ｋｗ（kilo word）であり、アドレス長Ｎが１２の場合、ラップ信号がＨレベル（"１"）になるまでには、（２×１０２４×１２）／４＝６１４４回だけＳ（０，０）～Ｓ（ｎ－１，０）の状態が繰り返されることになる。
　ラップ信号は、実施の形態１において、図４（Ｃ）に示した通り、テストパターン０～テストパターンｍ－１のそれぞれ終了する度に、Ｈレベル（"１"）に立ち上げられる。
　次に、パラメータｋが"１"になると、位相選択回路３０は、Ｓ（０，１）～Ｓ（ｎ－１，１）の状態においてクロック信号ＣＫＢを生成する。
　Ｓ（０，１）では、Ｎｏｄｅ ０の信号線を経て位相選択回路３０に入力するクロック信号ＣＫＡのＨレベルのパルスをクロック信号ＣＫＢの最初のパルスにする。すなわち、Ｓ（０，１）において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相と等しい。
　次に、位相選択回路３０は、Ｓ（１，１）において、Ｎｏｄｅ １の信号線を選択し、Ｎｏｄｅ １の信号線を経て位相制御回路２０１から位相選択回路３０に入力するクロック信号ＣＫＡ１のＨレベルのパルスをクロック信号ＣＫＢのパルスにする。
　このとき、Ｎｏｄｅ番号は"１"であり、パラメータｋは"１"であるため、上述の式によって短縮される時間は単位時間×１となる。このため、Ｓ（１，１）において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相よりも、単位時間×１だけ進角する。
　以後、パラメータｋが"１"の状態で、Ｓ（２，１）からＳ（ｎ－１，１）までＮｏｄｅ番号が増加すると、上述の式によって短縮される時間は、順番に、単位時間×２、・・・、単位時間×（ｎ－１）となる。
　すなわち、Ｓ（２，１）からＳ（ｎ－１，１）までは、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相よりも、順番に、単位時間×２、・・・、単位時間×（ｎ－１）だけ進角する。
　Ｓ（ｎ－１，１）において、Ｈレベル（"１"）のラップ信号が入力していない場合は、位相選択回路３０はＳ（０，１）にリターンし、Ｓ（０，１）～Ｓ（ｎ－１，１）の状態におけるクロック信号ＣＫＢを生成する。
　Ｓ（０，１）～Ｓ（ｎ－１，１）の状態は、Ｈレベル（"１"）のラップ信号が入力するまで繰り返される。
　以後、パラメータｋの値が"２"から１つずつ順番に増加し、最後のテストパターンの番号に相当する（ｍ－１）になると、位相選択回路３０は、Ｓ（０，ｍ－１）の状態において、Ｎｏｄｅ ０の信号線を経て位相選択回路３０に入力するクロック信号ＣＫＡのＨレベルのパルスをクロック信号ＣＫＢの最初のパルスにする。すなわち、Ｓ（０，ｍ－１）の状態において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相と等しい。
　位相選択回路３０は、Ｓ（１，ｍ－１）の状態において、Ｎｏｄｅ １の信号線を選択し、Ｎｏｄｅ １の信号線を経て位相制御回路２０１から位相選択回路３０に入力するクロック信号ＣＫＡ１のＨレベルのパルスをクロック信号ＣＫＢの最初のパルスにする。
　このとき、Ｎｏｄｅ番号は"１"であり、パラメータｋは"ｍ－１"であるため、上述の一般式によって短縮される時間は単位時間×（ｍ－１）となる。このため、Ｓ（１，ｍ－１）において、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相よりも、単位時間×（ｍ－１）だけ進角する。
　以後、パラメータｋが"ｍ－１"の状態で、Ｓ（２，ｍ－１）の状態からＳ（ｎ－１，ｍ－１）の状態までＮｏｄｅ番号が増加すると、上述の一般式によって短縮される時間は、順番に、単位時間×２×（ｍ－１）、・・・、単位時間×（ｎ－１）×（ｍ－１）となる。
　すなわち、Ｓ（２，ｍ－１）の状態からＳ（ｎ－１，ｍ－１）の状態までは、位相選択回路３０が出力するクロック信号ＣＫＢの位相は、位相選択回路３０に入力するクロック信号ＣＫＡの位相よりも、順番に、単位時間×２×（ｍ－１）、・・・、単位時間×（ｎ－１）×（ｍ－１）だけ進角する。
　Ｓ（ｎ－１，ｍ－１）の状態において、Ｈレベル（"１"）のラップ信号が入力していない場合は、位相選択回路３０はＳ（０，ｍ－１）にリターンし、Ｓ（０，ｍ－１）～Ｓ（ｎ－１，ｍ－１）の状態におけるクロック信号ＣＫＢを生成する。
　Ｓ（０，ｍ－１）～Ｓ（ｎ－１，ｍ－１）の状態は、Ｓ（ｎ－１，ｍ－１）の状態においてＨレベル（"１"）のラップ信号が入力するまで繰り返される。
　Ｓ（ｎ－１，ｍ－１）の状態でＨレベル（"１"）のラップ信号が入力すると、パラメータｋの値は、１加算され、ｍになる。これにより、クロック信号ＣＫＢの周波数を変更する処理は終了する（ＥＮＤ）。
　次に、図１１を用いて、実施の形態２の半導体回路装置２００のサイクルスイープ回路２１１に含まれる位相選択回路３０において、Ｎｏｄｅ ０からＮｏｄｅ ｎ－１の信号線を順番に選択して、クロック信号ＣＫＢを生成する際のタイミングチャートについて説明する。
　図１１Ａ、図１１Ｂは、実施の形態２の半導体回路装置２００の位相選択回路３０において、Ｎｏｄｅ ０からＮｏｄｅ ｎ－１の信号線を順番に選択して、クロック信号ＣＫＢを生成する際のタイミングチャートを示す図である。図１１Ａは、パラメータｋが"０"の場合のタイミングチャートを示し、図１１Ｂは、パラメータｋが"１"の場合のタイミングチャートを示す。
　なお、図１１Ａ、図１１Ｂにおいて、説明の便宜上、ｎは"４"に設定してある。このため、Ｎｏｄｅ ｎ－１がＮｏｄｅ ３となる。また、Ｎｏｄｅ １、Ｎｏｄｅ ２、Ｎｏｄｅ ３の信号線には、それぞれ、位相制御回路２０１、位相制御回路２０２、位相制御回路２０３が挿入されていることとして説明する。
　図１１Ａ、図１１Ｂには、ＰＬＬ１２が出力するクロック信号ＣＫＡ、Ｎｏｄｅ ０からＮｏｄｅ ３を経て位相選択回路３０に入力されるクロック信号ＣＫＡ、ＣＫＡ１、ＣＫＡ２、ＣＫＡ３、位相選択回路３０が出力するクロック信号ＣＫＢ、及び位相選択用カウンタ２４１が保持する位相選択信号の値を示す。
　ここで、Ｎｏｄｅ ０からＮｏｄｅ ３を経て位相選択回路３０に入力するクロック信号を、それぞれ、ＣＫＡ（Ｎｏｄｅ ０）、ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）と示す。
　位相選択用カウンタ２４１が保持する位相選択信号の値は、上述のように、位相選択信号が表すＮｏｄｅ番号である。位相選択信号が表すＮｏｄｅ番号は、０、１、２、３の順に、クロック信号ＣＫＢの１周期毎に順番に変化する。
　また、図１１Ａは、パラメータｋが"０"の場合のタイミングチャートを示すため、Ｎｏｄｅ １からＮｏｄｅ ３の位相制御回路２０１～２０３では、クロック信号ＣＫＡ（Ｎｏｄｅ ０）、ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）の位相は変化しない。
　このため、ＰＬＬ１２が出力するクロック信号ＣＫＡ、クロック信号ＣＫＡ（Ｎｏｄｅ ０）、ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）は、すべて同一の位相を有する。
　時刻ｔ０において、位相選択信号の値は"０"であるため、位相選択回路３０は、矢印Ａ０で示すようにクロック信号ＣＫＡ（Ｎｏｄｅ０）のＨレベルのパルスを選択し、矢印Ｂ０で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期０におけるＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ０）のＨレベルのパルスと同一位相のパルスとなる。
　次に、時刻ｔ１において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ１で示すように、位相選択信号の値が"１"になる。
　これにより、位相選択回路３０は、矢印Ａ１で示すようにクロック信号ＣＫＡ１（Ｎｏｄｅ１）のＨレベルのパルスを選択し、矢印Ｂ１で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期１におけるＨレベルのパルスは、クロック信号ＣＫＡ１（Ｎｏｄｅ１）のＨレベルのパルスと同一位相のパルスとなる。
　次に、時刻ｔ２において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ２で示すように、位相選択信号の値が"２"になる。
　これにより、位相選択回路３０は、矢印Ａ２で示すようにクロック信号ＣＫＡ２（Ｎｏｄｅ２）のＨレベルのパルスを選択し、矢印Ｂ２で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期２におけるＨレベルのパルスは、クロック信号ＣＫＡ２（Ｎｏｄｅ２）のＨレベルのパルスと同一位相のパルスとなる。
　次に、時刻ｔ３において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ３で示すように、位相選択信号の値が"３"になる。
　これにより、位相選択回路３０は、矢印Ａ３で示すようにクロック信号ＣＫＡ３（Ｎｏｄｅ３）のＨレベルのパルスを選択し、矢印Ｂ３で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期３におけるＨレベルのパルスは、クロック信号ＣＫＡ３（Ｎｏｄｅ３）のＨレベルのパルスと同一位相のパルスとなる。
　次に、時刻ｔ４において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ４で示すように、位相選択信号の値が"０"になる。
　これにより、位相選択回路３０は、矢印Ａ４で示すようにクロック信号ＣＫＡ４（Ｎｏｄｅ４）のＨレベルのパルスを選択し、矢印Ｂ４で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期４におけるＨレベルのパルスは、クロック信号ＣＫＡ４（Ｎｏｄｅ４）のＨレベルのパルスと同一位相のパルスとなる。
　以後、位相選択回路３０は、上述の場合と同様に、クロック信号ＣＫＡ（Ｎｏｄｅ ０）、ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）のＨレベルのパルスを順番に取り込み、クロック信号ＣＫＢを生成する。
　次に、図１１Ｂを用いて、パラメータｋが"１"の場合のタイミングチャートについて説明する。
　図１１Ｂでは、パラメータｋの値が"１"であるため、クロック信号ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）の位相は、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して、それぞれ、単位時間×１、単位時間×２、単位時間×３だけ進角している。
　時刻ｔ０において、クロック信号ＣＫＢの立ち下がりを受けて、矢印Ｃ００で示すように、位相選択信号の値が"０"になったこととする。また、このとき、テストパターン０によるＢＩＳＴが終了し、パラメータｋの値が"０"から"１"に増加したこととする。
　位相選択信号の値が"０"であるため、位相選択回路３０は、矢印Ａ１０で示すようにクロック信号ＣＫＡ（Ｎｏｄｅ０）のＨレベルのパルスを選択し、矢印Ｂ１０で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期０におけるＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ０）のＨレベルのパルスと同一位相のパルスとなる。
　次に、時刻ｔ１において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ１１で示すように、位相選択信号の値が"１"になる。
　これにより、位相選択回路３０は、矢印Ａ１１で示すようにクロック信号ＣＫＡ１（Ｎｏｄｅ１）のＨレベルのパルスを選択し、矢印Ｂ１１で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期１におけるＨレベルのパルスは、クロック信号ＣＫＡ１（Ｎｏｄｅ１）のＨレベルのパルスと同一位相のパルスとなる。
　クロック信号ＣＫＡ１（Ｎｏｄｅ１）のＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して、単位時間×１だけ進角しているため、クロック信号ＣＫＢの周期１におけるＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して単位時間×１だけ進角する。
　すなわち、クロック信号ＣＫＢは、周期１において、クロック信号ＣＫＡ（Ｎｏｄｅ０）よりも単位時間×１の分だけ位相が進角する。
　次に、時刻ｔ２において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ２で示すように、位相選択信号の値が"２"になる。
　これにより、位相選択回路３０は、矢印Ａ１２で示すようにクロック信号ＣＫＡ２（Ｎｏｄｅ２）のＨレベルのパルスを選択し、矢印Ｂ１２で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期２におけるＨレベルのパルスは、クロック信号ＣＫＡ２（Ｎｏｄｅ２）のＨレベルのパルスと同一位相のパルスとなる。
　クロック信号ＣＫＡ２（Ｎｏｄｅ２）のＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して、単位時間×２だけ進角しているため、クロック信号ＣＫＢの周期２におけるＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して単位時間×２だけ進角する。
　すなわち、クロック信号ＣＫＢは、周期２において、クロック信号ＣＫＡ（Ｎｏｄｅ０）よりも単位時間×２の分だけ位相が進角する。
　次に、時刻ｔ３において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ１３で示すように、位相選択信号の値が"３"になる。
　これにより、位相選択回路３０は、矢印Ａ１３で示すようにクロック信号ＣＫＡ３（Ｎｏｄｅ３）のＨレベルのパルスを選択し、矢印Ｂ１３で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期３におけるＨレベルのパルスは、クロック信号ＣＫＡ３（Ｎｏｄｅ３）のＨレベルのパルスと同一位相のパルスとなる。
　クロック信号ＣＫＡ３（Ｎｏｄｅ３）のＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して、単位時間×３だけ進角しているため、クロック信号ＣＫＢの周期３におけるＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して単位時間×３だけ進角する。
　すなわち、クロック信号ＣＫＢは、周期３において、クロック信号ＣＫＡ（Ｎｏｄｅ０）よりも単位時間×３の分だけ位相が進角する。
　次に、時刻ｔ４において、クロック信号ＣＫＢの立ち下がりにより、矢印Ｃ１４で示すように、位相選択信号の値が"０"になる。
　これにより、位相選択回路３０は、矢印Ａ１４で示すようにクロック信号ＣＫＡ（Ｎｏｄｅ０）のＨレベルのパルスを選択し、矢印Ｂ１４で示すように、クロック信号ＣＫＢとして取り込む。
　このため、クロック信号ＣＫＢの周期４におけるＨレベルのパルスは、クロック信号ＣＫＡ（Ｎｏｄｅ０）のＨレベルのパルスと同一位相のパルスとなる。
　以後、位相選択回路３０は、上述の場合と同様に、クロック信号ＣＫＡ（Ｎｏｄｅ ０）、ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）のＨレベルのパルスを順番に取り込み、位相が繰り返し進角されるクロック信号ＣＫＢを生成する。
　なお、上述のようにして得られるクロック信号ＣＫＢは、単位時間ずつ進角したＨレベルのパルスを順番に取り込むため、周期１、周期２、周期３は同一周期であり、周期０は、周期１、周期２、周期３よりも単位時間だけ長い周期になる。
　また、パラメータｋの値が２以上になった場合は、クロック信号ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）の位相は、クロック信号ＣＫＡ（Ｎｏｄｅ ０）に対して、それぞれ、単位時間×１×ｋ、単位時間×２×ｋ、単位時間×３×ｋだけ進角する。
　このため、クロック信号ＣＫＡ、ＣＫＡ１（Ｎｏｄｅ １）、ＣＫＡ２（Ｎｏｄｅ ２）、ＣＫＡ３（Ｎｏｄｅ ３）において位相が進角される時間がｋ倍になるだけで、クロック信号ＣＫＢの生成の仕方は、図１１Ｂに示すパラメータｋの値が"１"の場合と同様である。
　以上のようにして、位相選択回路３０は、位相が周期的に進角するクロック信号ＣＫＢを生成する。
　次に、図１２を用いて、試験結果記憶回路１５の回路構成について説明する。
　図１２は、実施の形態２の半導体回路装置２００の試験結果記憶回路１５を示す図である。
　半導体回路装置２００の試験結果記憶回路１５は、ＥＯＲ（排他的論理和）回路２５１、ＯＲ（論理和）回路２５２、ＡＮＤ（論理積）回路２５３、スキャンインチェーン２５４、スキャンアウトチェーン２５５、ＯＲ（論理和）回路２５６、及びｍ個のスキャンＦＦ（Flip Flop：フリップフロップ）２６０１、２６０２、・・・、２６０ｍを含む。
　また、試験結果記憶回路１５は、クロック信号入力端子２７０Ａ、ＲＥＡＤ信号入力端子２７０Ｂ、ラップ信号入力端子２７０Ｃ、ＲＥＡＤデータ入力端子２７０Ｄ、期待値入力端子２７０Ｅ、スキャンイン端子２７０Ｆ、スキャンクロック入力端子２７０Ｇ、及びスキャンアウト端子２７０Ｈを含む。
　ＥＯＲ回路２５１は、ＲＥＡＤデータ入力端子２７０Ｄから入力するＲＥＡＤデータと期待値入力端子２７０Ｅから入力する期待値を比較した排他的論理和を出力する。被試験回路１４が正常に動作している場合は、ＲＥＡＤデータは期待値と同一の値（"０"または"１"）であるため、ＥＯＲ回路２５１の出力は、ＲＥＡＤデータと期待値が一致していれば"０"となり、ＲＥＡＤデータと期待値が一致していなければ"１"となる。
　ＯＲ回路２５２は、一方の入力端子にＥＯＲ回路２５１の出力が入力し、他方の入力端子にスキャンＦＦ２６０１の出力（Ｑ）が入力する。
　ＡＮＤ回路２５３は、一方の入力端子にラップ信号入力端子２７０Ｃからラップ信号が反転して入力し、他方の入力端子にＯＲ回路２５２の出力端子が接続されている。ＡＮＤ回路２５３の出力端子は、スキャンＦＦ２６０１の入力端子（Ｄ）に接続されている。
　ＡＮＤ回路２５３の出力は、ＥＯＲ回路２５１でＲＥＡＤデータと期待値とを比較した試験結果によって値が変わるため、ＢＩＳＴの試験結果を表す。
　また、ＡＮＤ回路２５３の出力は、一方の入力端子に反転入力するラップ信号がＨレベル（"１"）になると、リセットされる。すなわち、ＡＮＤ回路２５３の出力は、テストパターンが切り替わると（ラップ信号が"１"になるので）、"０"にリセットされることになる。
　ＡＮＤ回路２５３の出力は、ＢＩＳＴの試験結果を表す値として、スキャンＦＦ２６０１～２６０ｍの出力端子（Ｑ）に順番に保持される。
　スキャンインチェーン２５４は、スキャンイン端子２７０ＦとスキャンＦＦ２６０１のスキャンイン端子ＳＩ（Scan In）とを接続するスキャン試験用の信号線である。
　スキャンアウトチェーン２５５は、スキャンＦＦ２６０ｍのスキャンアウト端子ＳＯ（Scan Out）とスキャンアウト端子２７０Ｈとを接続するスキャン試験用の信号線である。
　ＯＲ（論理和）回路２５６は、ＲＥＡＤ信号とラップ信号の論理和を出力する。ＯＲ回路２５６の出力は、スキャンＦＦ２６０１のＩＨ（InHibit）端子に反転入力する。
　スキャンＦＦ２６０１～２６０ｍは、それぞれ、入力端子Ｄ、出力端子Ｑ、スキャンイン端子ＳＩ（Scan In）、スキャンアウト端子ＳＯ（Scan Out）、ＩＨ（InHibit）端子、クロック入力端子、及びスキャンクロック入力端子ＳＣＫを有する。スキャンＦＦ２６０１～２６０ｍのＩＨ端子には、それぞれ、否定演算器２８０１～２８０ｍが接続されている。
　スキャンＦＦ２６０１～２６０ｍは、図１２に示すように、互いに入力端子Ｄと出力端子Ｑが接続されるとともに、互いにスキャンイン端子ＳＩとスキャンアウト端子ＳＯが接続されることにより、ｍビットのレジスタを実現している。スキャンＦＦ２６０１～２６０ｍは、それぞれ、ｍ個のテストパターンによるＢＩＳＴの結果を保持するために設けられている。
　スキャンＦＦ２６０１は、入力端子（Ｄ）にＡＮＤ回路２５３の出力端子が接続され、スキャンイン端子ＳＩにスキャンインチェーン２５４が接続され、ＩＨ端子に否定演算器２８０１を介してＯＲ回路２５６の出力端子が接続されている。
　スキャンＦＦ２６０２～２６０ｍのＩＨ端子には、否定演算器２８０２～２８０ｍを介して、ラップ信号入力端子２７０Ｃが接続されている。
　スキャンＦＦ２６０ｍのスキャンアウト端子ＳＯには、スキャンアウトチェーン２５５が接続されている。
　なお、スキャンＦＦ２６０１～２６０ｍのクロック入力端子は、クロック信号入力端子２７０Ａに接続されており、スキャンクロック入力端子ＳＣＫには、スキャンクロック入力端子２７０Ｇが接続されている。
　クロック信号入力端子２７０Ａは、クロック信号ＣＫＢをスキャンＦＦ２６０１～２６０ｍのクロック入力端子に入力するための端子である。
　ＲＥＡＤ信号入力端子２７０Ｂは、ＲＥＡＤ信号が試験結果記憶回路１５に入力する端子である。
　ラップ信号入力端子２７０Ｃは、ラップ信号が試験結果記憶回路１５に入力する端子である。
　ＲＥＡＤデータ入力端子２７０Ｄは、ＲＥＡＤデータが被試験回路１４から試験結果記憶回路１５のＥＯＲ回路２５１に入力する端子である。
　期待値入力端子２７０Ｅは、期待値がテストパターン発生回路１３から試験結果記憶回路１５のＥＯＲ回路２５１に入力する端子である。
　スキャンイン端子２７０Ｆは、スキャンインチェーン２５４を介して、スキャン系制御回路１６からスキャンイン用のデータをスキャンＦＦ２６０１～２６０ｍに入力するための端子である。
　スキャンクロック入力端子２７０Ｇは、試験データのスキャンイン／スキャンアウトの際に用いるスキャンクロックＴＣＫをスキャンＦＦ２６０１～２６０ｍのスキャンクロック入力端子ＳＣＫに入力する端子である。
　スキャンアウト端子２７０Ｈは、スキャンアウトチェーン２５５を介して、被試験回路１４の試験結果をスキャンＦＦ２６０１～２６０ｍから出力するための端子である。
　図１２に示すような試験結果記憶回路１５において、スキャンＦＦ２６０１～２６０ｍは、クロック入力端子に入力するクロック信号ＣＫＢに基づいて動作を行う。
　スキャンＦＦ２６０１～２６０ｍは、データの読み込みの禁止／許可をＩＨ端子への入力に基づいて切り替える。
　ここで、ＲＥＡＤ信号は、スキャンＦＦ２６０１がＢＩＳＴの試験結果を読み込む動作を制御するための信号である。
　ＲＥＡＤ信号が"１"の場合は、スキャンＦＦ２６０１のＩＨ端子に"０"が入力するため、読み込みが許可され、スキャンＦＦ２６０１はＢＩＳＴの試験結果を読み込む。
　一方、ＲＥＡＤ信号が"０"の場合は、スキャンＦＦ２６０１のＩＨ端子に"１"が入力するため、読み込みが禁止される。
　また、ラップ信号は、テストパターンの切り替え時にＨレベル（"１"）になる信号であるため、テストパターンによるＢＩＳＴの実行中は、Ｌレベル（"０"）である。このため、ＢＩＳＴの実行中は、スキャンＦＦ２６０１～２６０ｍのＩＨ端子に"１"が入力し、スキャンＦＦ２６０１～２６０ｍは書き込み禁止になる。
　一方、テストパターンの切り替え時にラップ信号がＨレベル（"１"）になると、スキャンＦＦ２６０１～２６０ｍのＩＨ端子に"０"が入力し、スキャンＦＦ２６０１～２６０ｍは書き込み許可の状態になる。この書き込み許可の状態で、試験結果はスキャンＦＦ２６０１～２６０ｍに順次書き込まれる。
　以上のような実施の形態２の試験結果記憶回路１５において、ＲＥＡＤデータと期待値が一致する場合は、ＥＯＲ回路２５１の出力が"０"となる。
　また、ＲＥＡＤデータと期待値とが一致している間は、スキャンＦＦ２６０１の出力は"０"であり、ＯＲ回路２５２の入力は、ともに"０"となるため、ＯＲ回路２５２の出力は"０"である。
　また、ラップ信号はテストパターンが切り替わるタイミングにのみＨレベル（"１"）になるが、テストパターン０～ｍ－１のいずれかによるＢＩＳＴの実行中は"０"であり、ラップ信号はＡＮＤ回路２５３に反転して入力する。
　このため、ＲＥＡＤデータと期待値とが一致している間で、テストパターン０～ｍ－１のいずれかによるＢＩＳＴの実行中でラップ信号がＬレベル（"０"）の場合は、ＡＮＤ回路２５３には"１"（ラップ信号の反転値）と"０"（ＯＲ回路２５２の出力）が入力し、ＡＮＤ回路２５３の出力は"０"となる。
　テストパターン０～ｍ－１が切り替わる度に、ＡＮＤ回路２５３の出力は、ＢＩＳＴの試験結果を表すデータとして、スキャンＦＦ２６０１～２６０ｍに順番に読み込まれる。
　一方、ＥＯＲ回路２５１において、ＲＥＡＤデータと期待値とが不一致になった場合は、ＥＯＲ回路２５１の出力が"１"となる。
　また、ＢＩＳＴの実行中は、ラップ信号がＬレベル（"０"）であり、ＡＮＤ回路２５３に反転して入力されるため、ＲＥＡＤデータと期待値とが一度不一致になると、ＡＮＤ回路２５３の出力"１"がスキャンＦＦ２６０１の出力端子（Ｑ）に保持される。
　スキャンＦＦ２６０１の出力端子（Ｑ）の値は、ＯＲ回路２５２の片方の入力端子に入力されており、ラップ信号がＨレベル（"１"）にならない限り、スキャンＦＦ２６０１の出力端子（Ｑ）の値はリセットされない。
　このため、ＲＥＡＤデータと期待値とが一度不一致になると、その後、同一のテストパターンの中で、ＲＥＡＤデータと期待値とが一致してＥＯＲ回路２５１の出力が"０"に戻っても、ＯＲ回路２５２の出力は"１"で固定される。
　このため、１つのテストパターンにおいて、一度でもＲＥＡＤデータと期待値との不一致が生じると、スキャンＦＦ２６０１の出力端子（Ｑ）に"１"（不一致有り）として保持される。
　従って、テストパターン０～テストパターンｍ－１によるＢＩＳＴを連続的に一度の処理で実行して得るｍ個の試験結果をスキャンＦＦ２６０１～２６０ｍに順番に保持させれば、ＬＳＩテスタ３００で試験結果を読み出すことにより、１種類の電源電圧、１種類の温度についてのシュムープロットの周波数特性を一度に取得することができる。
　スキャンＦＦ２６０１～２６０ｍが保持するｍ個の試験結果を表すデータ（ＴＤＯ）を試験結果記憶回路１５から読み出す場合は、スキャン系制御回路１６を通じて、ＬＳＩテスタ３００（図５参照）からスキャン制御信号（ＴＣＫ、ＴＭＳ）による制御でスキャン系制御回路がスキャンインチェーン２５４、スキャンアウトチェーン２５５を選択する。
　そして、スキャンクロック（ＴＣＫ）でスキャンＦＦ２６０１～２６０ｍが保持するデータ（ＴＤＯ）を順番に取り出せば、ＬＳＩテスタ３００でシュムープロットの周波数特性を取得することができる。
　以上のように、実施の形態２の半導体回路装置２００によれば、図１１Ａ、図１１Ｂに示すように、位相を徐々に進角させることによって周期を短縮（周波数を高く）したクロック信号ＧＫＢを用いることにより、様々な周波数についてのＢＩＳＴを連続的に一度の処理で実行することができる。
　クロック信号ＣＫＢの周期は、図１０の状態遷移図に示した通り、ｋ＝０の場合からｋ＝ｍ－１の場合にかけて段階的に短縮され、周期が最も短縮される場合では、Ｎｏｄｅ ０のＨレベルのパルスの立ち上がりのタイミングに比べて単位時間×（（ｎ－１）×（ｍ－１））だけ短縮される。
　このため、半導体回路装置２００のシュムープロットの周波数特性をすべて網羅できるように、クロック信号ＣＫＡの周波数、ｍの値、ｎの値、及び単位時間を設定すれば、連続した一度のＢＩＳＴを実行することにより、シュムープロットの周波数特性を取得することができる。
　これにより、半導体回路装置２００のシュムープロットを作成する時間を大幅に短縮することができる。
　以上、実施の形態２によれば、ＢＩＳＴ用のクロック信号の周波数を可変にすることにより、試験時間の大幅な短縮化を図った半導体回路装置を提供することができる。
　なお、以上では、被試験回路１４がＳＲＡＭである場合について説明したが、被試験回路は、他の種類のＲＡＭであってもよい。
　また、被試験回路１４としてＲＡＭを用いるＲＡＭＢＩＳＴの実施形態について説明したが、半導体回路装置２００は、演算器等に対してオペランド（被演算値）を入力して演算結果と期待値と比較する論理ＢＩＳＴに適用してもよい。
　半導体回路装置２００を論理ＢＩＳＴに適用する場合は、テストパターン発生部は、ＳＲＡＭの代わりに、演算器等の論理回路に対するテストパターンを生成するようにすればよい。
　以上、本発明の例示的な実施の形態の回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　１０　半導体回路装置
　１１　サイクルスイープ回路
　１１Ａ　クロック入力端
　１１Ｂ　クロック出力端子
　１１Ｃ　ラップ信号入力端子
　１２　ＰＬＬ
　１３　テストパターン発生回路
　１４　被試験回路
　１５　試験結果記憶回路
　２０１、２０２・・・２０ｎ－１　位相制御回路
　３０　位相選択回路
　４０　スイープ用シーケンサ
　２００　半導体回路装置
　２０１、２０２　端子
　２１１　サイクルスイープ回路
　１１Ａ　クロック入力端
　１１Ｂ　クロック出力端子
　１１Ｃ　ラップ信号入力端子
　１１Ｄ　設定制御信号入力端子
　１６　スキャン系制御回路
　３００　ＬＳＩテスタ
　２２０　フェイズインターポレータ
　２２１　ＤＬＬ
　２２２　位相ミキサ
　２３０　乗算器
　２４１　位相選択用カウンタ
　２４２　位相制御用カウンタ
　２４３　位相変更サイクル数設定レジスタ
　２４４　パラメータ最大値設定レジスタ
　２４５　ステップ数設定レジスタ
　２４６　ＡＮＤ回路
　２４７、２４８、２４９　乗算器
　２４０Ａ、２４０Ｂ　クロック信号入力端子
　２４０Ｃ　ラップ信号入力端子
　２４０Ｄ　位相選択信号出力端子
　２４０Ｅ　終了信号出力端子
　２４０Ｆ～２４０Ｉ　位相制御信号出力端子
　２４０Ｊ　ステップ数信号出力端子
　２４０Ｋ　設定制御信号入力端子
　２５１　ＥＯＲ回路
　２５２　ＯＲ回路
　２５３　ＡＮＤ回路
　２５４　スキャンインチェーン
　２５５　スキャンアウトチェーン
　２６０１、２６０２、・・・、２６０ｍ　スキャンＦＦ
　２７０Ａ　クロック信号入力端子
　２７０Ｂ　ＲＥＡＤ信号入力端子
　２７０Ｃ　ラップ信号入力端子
　２７０Ｄ　ＲＥＡＤデータ入力端子
　２７０Ｅ　期待値入力端子
　２７０Ｆ　スキャンイン端子
　２７０Ｇ　スキャンクロック入力端子
　２７０Ｈ　スキャンアウト端子

Claims (10)

  1. 　第１の周波数のクロック信号を出力するクロック生成部と、
    　前記クロック生成部が出力する第１の周波数のクロック信号を入力し、前記第１の周波数のクロック信号の位相に対し、位相を進角又は遅角させた第１の周波数のクロック信号をそれぞれ出力する複数の位相制御部と、
    　前記複数の位相制御部がそれぞれ出力する複数の第１の周波数のクロック信号を入力し、前記複数の第１の周波数のクロック信号のパルスを順次選択して、第２の周波数のクロック信号を出力する選択部と、
    　前記選択部が出力した第２の周波数のクロック信号に基づいて、テストパターンを生成するパターン生成部と、
    　前記選択部が出力した第２の周波数のクロック信号と前記パターン発生部が生成したテストパターンを入力し、前記第２の周波数のクロック信号に基づき、前記テストパターンを入力として動作した動作結果を出力する回路部を有することを特徴とする回路装置。
  2. 　前記回路装置はさらに、
    　前記パターン生成部が出力する制御信号を入力し、前記制御信号に基づいて前記選択部を制御する制御部を有することを特徴とする請求項１記載の回路装置。
  3. 　前記回路装置において、
    　前記パターン生成部は、
    　前記回路部に入力するテストパターンを出力した後に前記制御信号を出力することを特徴とする請求項１記載の回路装置。
  4. 　前記回路装置はさらに、
    　前記回路部が出力する動作結果と前記回路部に入力されるテストパターンに対する期待値を入力するとともに、前記動作結果と前記期待値とを比較した比較結果を出力する比較部と、
    　前記比較部が出力する比較結果を保持する比較結果保持部を有することを特徴とする請求項１記載の回路装置。
  5. 　前記回路装置において、
    　前記比較部は、
    　前記動作結果と前記期待値との排他的論理和演算を行う排他的論理和演算回路と、
    　前記排他的論理和演算回路の出力と前記比較結果保持部の出力との論理和演算を行った結果を、前記比較結果保持部に出力する論理和演算回路を有することを特徴とする請求項４記載の回路装置。
  6. 　前記回路装置において、
    　前記比較部はさらに、
    　前記論理和演算回路からの前記排他的論理和演算回路の出力と前記比較結果保持部の出力との論理和演算を行った結果と前記制御信号の否定演算を行った結果との論理積演算を行った結果を、前記比較結果保持部に出力する論理積演算回路を有することを特徴とする請求項５記載の回路装置。
  7. 　前記回路装置において、
    　前記制御部は、
    　前記選択部が出力する第２の周波数のクロック信号に基づいて、前記選択部が入力した複数の第１の周波数のクロック信号のパルスを順次選択する選択信号を出力する選択信号生成部と、
    　前記入力した制御信号と前記クロック生成部が出力する第１の周波数のクロック信号に基づいて、前記複数の位相制御部を制御する位相制御信号をそれぞれ出力する複数の位相制御信号生成部を有することを特徴とする請求項２記載の回路装置。
  8. 　第１の周波数のクロック信号を出力するクロック生成回路に接続する周波数変更回路において、
    　前記クロック生成回路が出力する第１の周波数のクロック信号を入力し、前記第１の周波数のクロック信号の位相に対し、位相を進角又は遅角させた第１の周波数のクロック信号をそれぞれ出力する複数の位相制御部と、
    　前記複数の位相制御部がそれぞれ出力する複数の第１の周波数のクロック信号を入力し、前記複数の第１の周波数のクロック信号のパルスを順次選択して、第２の周波数のクロック信号を出力する選択部を有することを特徴とする周波数変更回路。
  9. 　回路装置の試験方法において、
    　前記回路装置が有するクロック生成部が、第１の周波数のクロック信号を出力するステップと、
    　前記回路装置が有する複数の位相制御部が、前記クロック生成部が出力する第１の周波数のクロック信号を入力し、前記第１の周波数のクロック信号の位相に対し、位相を進角又は遅角させた第１の周波数のクロック信号をそれぞれ出力するステップと、
    　前記回路装置が有する選択部が、前記複数の位相制御部がそれぞれ出力する複数の第１の周波数のクロック信号を入力し、前記複数の第１の周波数のクロック信号のパルスを順次選択して、第２の周波数のクロック信号を出力するステップと、
    　前記回路装置が有するパターン生成部が、前記選択部が出力した第２の周波数のクロック信号に基づいて、テストパターンを生成するステップと、
    　前記回路装置が有する回路部が、前記選択部が出力した第２の周波数のクロック信号と前記パターン発生部が生成したテストパターンを入力し、前記第２の周波数のクロック信号に基づき、前記テストパターンを入力として動作した動作結果を出力するステップを有することを特徴とする回路装置の試験方法。
  10. 　第１の周波数のクロック信号を出力するクロック生成回路に接続する周波数変更回路の制御方法において、
    　前記周波数変更回路が有する複数の位相制御部が、前記クロック生成回路が出力する第１の周波数のクロック信号を入力し、前記第１の周波数のクロック信号の位相に対し、位相を進角又は遅角させた第１の周波数のクロック信号をそれぞれ出力するステップと、
    　前記周波数変更回路が有する選択部が、前記複数の位相制御部がそれぞれ出力する複数の第１の周波数のクロック信号を入力し、前記複数の第１の周波数のクロック信号のパルスを順次選択して、第２の周波数のクロック信号を出力するステップを有することを特徴とする周波数変更回路の制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2524858C2 (ru) * 2012-10-29 2014-08-10 Общество с ограниченной ответственностью "Научно-производственное предприятие "Цифровые решения" Система функционального тестирования карт полупроводниковой памяти

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385859B2 (en) * 2013-12-27 2016-07-05 Realtek Semiconductor Corp. Multi-lane serial data link receiver and method thereof
US9350336B2 (en) * 2014-02-05 2016-05-24 Texas Instruments Incorporated Timing compensation using the system clock
KR20170066082A (ko) * 2015-12-04 2017-06-14 삼성전자주식회사 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법
US11032725B1 (en) * 2020-03-18 2021-06-08 Litepoint Corporation System and method for testing data packet signal transceivers with a tester using externally initiated and self-terminating test control sequences
US11500016B2 (en) * 2020-12-07 2022-11-15 Taiwan Semiconductor Manufacturing Company Ltd. Circuit screening system and circuit screening method
CN112924848B (zh) * 2021-01-25 2023-09-01 英孚康（浙江）工业技术有限公司 一种提高fct测试平台安全性的方法和系统
JP2022115179A (ja) * 2021-01-28 2022-08-09 キオクシア株式会社 半導体集積回路装置及びその動作方法
IT202100019967A1 (it) 2021-07-27 2023-01-27 Campagnolo Srl Dispositivo manuale di comando per bicicletta
US11821946B2 (en) 2021-09-15 2023-11-21 Nxp Usa, Inc. Built in self test (BIST) for clock generation circuitry

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004212310A (ja) 2003-01-08 2004-07-29 Toshiba Corp 動作テスト回路を含む半導体集積回路、および、その動作テスト方法
JP2005003628A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd Ｌｓｉテスト回路およびそのテスト方法
JP2005332555A (ja) * 2004-04-23 2005-12-02 Oki Electric Ind Co Ltd テスト回路、テスト方法、及び半導体集積回路装置
JP2006064588A (ja) * 2004-08-27 2006-03-09 Advantest Corp 電子デバイス、及び試験方法
JP2007064648A (ja) 2005-08-29 2007-03-15 Nec Electronics Corp 半導体集積回路及びテスト方法
WO2008032701A1 (en) * 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127858A (en) * 1998-04-30 2000-10-03 Intel Corporation Method and apparatus for varying a clock frequency on a phase by phase basis
US7225379B2 (en) 2004-04-23 2007-05-29 Oki Electric Industry Co., Ltd. Circuit and method for testing semiconductor device
US7492850B2 (en) * 2005-08-31 2009-02-17 International Business Machines Corporation Phase locked loop apparatus with adjustable phase shift

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004212310A (ja) 2003-01-08 2004-07-29 Toshiba Corp 動作テスト回路を含む半導体集積回路、および、その動作テスト方法
JP2005003628A (ja) * 2003-06-16 2005-01-06 Matsushita Electric Ind Co Ltd Ｌｓｉテスト回路およびそのテスト方法
JP2005332555A (ja) * 2004-04-23 2005-12-02 Oki Electric Ind Co Ltd テスト回路、テスト方法、及び半導体集積回路装置
JP2006064588A (ja) * 2004-08-27 2006-03-09 Advantest Corp 電子デバイス、及び試験方法
JP2007064648A (ja) 2005-08-29 2007-03-15 Nec Electronics Corp 半導体集積回路及びテスト方法
WO2008032701A1 (en) * 2006-09-13 2008-03-20 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2524858C2 (ru) * 2012-10-29 2014-08-10 Общество с ограниченной ответственностью "Научно-производственное предприятие "Цифровые решения" Система функционального тестирования карт полупроводниковой памяти

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