JP2006064588A - 電子デバイス、及び試験方法 - Google Patents

Abstract

【課題】従来の試験装置を用いて高速の試験を行うことができる電子デバイスを提供する。
【解決手段】外部の試験装置によって試験される電子デバイスであって、予め定められた試験パターンを発生するパターン発生部と、与えられる信号に応じて動作する被試験回路部と、予め定められた周波数で電子デバイスを動作させて試験を行う場合に、試験装置から与えられる試験パターンを被試験回路部に供給し、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、パターン発生部が発生する試験パターンを被試験回路部に供給する試験パターン選択部とを備える電子デバイスを提供する。
【選択図】図１

Description

本発明は、外部の試験装置によって試験される電子デバイス、及び電子デバイスを試験する試験方法に関する。

従来、半導体回路等の電子デバイスを試験する試験装置は、電子デバイス固有のシステムクロックで電子デバイスを駆動し、試験を行うべきであるが、試験装置が発生できる信号の周波数が、電子デバイス固有のシステムクロックに満たない場合がある。このとき、電子デバイスの供給者は電子デバイスの出荷試験において、電子デバイス固有のシステムクロック周波数に満たない低速のクロックで電子デバイスを駆動して試験を行う場合がある。

関連する特許文献等は現在認識していないため、その記載を省略する。

しかしこのような場合、高速動作時にのみ動作不良を起こす電子デバイスに対しては、不良を検出することができないという問題が生じている。

また、高速動作時にのみ動作不良を起こす電子デバイスは、電子デバイスの需要者が電子デバイスを使用する機器に実装し、当該機器のシステム試験を行ったときに検出される場合が多い。このような場合、不良デバイスを購入したコストに加え、当該電子デバイスを当該機器から取り外し、良品デバイスを新たに実装するコストを、電子デバイスの需要者側で負担しなければならない。このため、安価で高速な試験を行うことができる方法が望まれている。

このため本発明は、上述した課題を解決することのできる電子デバイス、及び電子デバイスの試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、外部の試験装置によって試験される電子デバイスであって、予め定められた試験パターンを発生するパターン発生部と、与えられる信号に応じて動作する被試験回路部と、予め定められた周波数で電子デバイスを動作させて試験を行う場合に、試験装置から与えられる試験パターンを被試験回路部に供給し、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、パターン発生部が発生した試験パターンを被試験回路部に供給する試験パターン選択部とを備える電子デバイスを提供する。

試験パターン選択部は、試験装置から与えられる低速試験クロックと略同一の周波数で電子デバイスを動作させて試験を行う場合に、試験装置から与えられる試験パターンを被試験回路部に供給し、低速試験クロックより高い周波数で電子デバイスを動作させて試験を行う場合に、パターン発生部が発生した試験パターンを被試験回路部に供給してよい。

低速試験クロックより高い周波数で電子デバイスを動作させて試験を行う場合に、低速試験クロックより周波数が高く、電子デバイスを動作させるための動作クロックを生成するクロック生成部を更に備え、パターン発生部は、動作クロックに応じて試験パターンを出力してよい。

被試験回路部は、同一の出力信号を出力する第１の被試験回路及び第２の被試験回路を有し、電子デバイスは、予め定められた期待値パターンを発生する期待値発生部と、予め定められた周波数で電子デバイスを動作させて試験を行う場合に、期待値発生部が発生する期待値パターンと、それぞれの出力信号とを比較して被試験回路部の良否を判定し、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、第１の被試験回路が出力する出力信号と第２の被試験回路が出力する出力信号とを比較して被試験回路部の良否を判定する判定部とを更に備えてよい。

本発明の第２の形態においては、外部の試験装置によって試験される電子デバイスであって、予め定められた期待値パターンを発生する期待値発生部と、同一の出力信号を出力する第１の被試験回路及び第２の被試験回路を有する被試験回路部と、予め定められた周波数で電子デバイスを動作させて試験を行う場合に、期待値発生部が発生する期待値パターンと、それぞれの出力信号とを比較して被試験回路部の良否を判定し、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、第１の被試験回路が出力する出力信号と第２の被試験回路が出力する出力信号とを比較して被試験回路部の良否を判定する判定部とを備える電子デバイスを提供する。

被試験回路部は、複数の被試験回路を有し、判定部は、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、それぞれの被試験回路が出力する第１の出力信号と、当該被試験回路の最も近くに設けられた被試験回路が出力する第２の出力信号とをそれぞれ比較して被試験回路部の良否を判定してよい。

判定部は、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、複数の被試験回路のいずれかが出力する出力信号と、期待値発生部が発生する期待値パターンを更に比較して被試験回路部の良否を判定してよい。

本発明の第３の形態においては、予め定められた試験パターンを発生するパターン発生部と、与えられる信号に応じて動作する被試験回路部とを備える電子デバイスを試験する試験方法であって、予め定められた周波数で電子デバイスを動作させて試験を行う場合に、外部の試験装置から与えられる試験パターンを被試験回路部に供給する低速試験段階と、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、パターン発生部が発生した試験パターンを被試験回路部に供給する高速試験段階とを備える試験方法を提供する。

本発明の第４の形態においては、予め定められた期待値パターンを発生する期待値発生部と、同一の出力信号を出力する第１の被試験回路及び第２の被試験回路を有する被試験回路部とを備える電子デバイスを試験する試験方法であって、予め定められた周波数で電子デバイスを動作させて試験を行う場合に、期待値発生部が発生する期待値パターンと、それぞれの出力信号とを比較して被試験回路部の良否を判定する低速試験段階と、予め定められた周波数より高い周波数で電子デバイスを動作させて試験を行う場合に、第１の被試験回路が出力する出力信号と第２の被試験回路が出力する出力信号とを比較して被試験回路部の良否を判定する高速試験段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る電子デバイス１００の構成の一例を示す図である。電子デバイス１００は、外部の試験装置２００によって試験されるデバイスであって、パターン発生部１０、期待値発生部１２、ロジック回路１４、１６、バスインターフェース１８、被試験回路部２０、複数の試験パターン選択部（２４−１〜２４−４、以下２４と総称する）、複数の期待値選択部（２６−１〜２６−２、以下２６と総称する）、複数のフェイルレジスタ（２８−１〜２８−４）、判定部３０、期待値選択レジスタ３４、ＰＬＬ３６、クロック選択レジスタ３８、分周器４０、クロック選択部４２、及びパターン選択レジスタ４４を備える。

電子デバイス１００は、例えば与えられる入力信号応じた出力信号を生成して出力する半導体回路である。被試験回路部２０は、与えられる信号に応じて動作する回路であって、当該入力信号に応じて当該出力信号を生成する。また被試験回路部２０は、同一の回路である複数の被試験回路（２２−１〜２２−４、以下２２と総称する）を有する。それぞれの被試験回路２２は、同一の試験パターンが与えられた場合、同一の出力信号を出力するように設計される。

パターン発生部１０は、試験装置２００からバスインターフェース１８を介して与えられる設定信号に応じて、予め定められた試験パターンを生成する。また、期待値発生部１２は、試験装置２００からバスインターフェース１８を介して与えられる設定信号に応じて、予め定められた期待値パターンを発生する。例えば、パターン発生部１０は、簡易なシーケンサを有しており、バスインターフェースを介して与えられる設定信号に応じて当該シーケンサを動作させ、試験パターンを発生してよい。そして期待値発生部１２は、パターン発生部１０が発生した試験パターンに応じた期待値パターンを出力してよい。また、試験装置２００が、バスインターフェース１８を介して、パターン発生部１０及び期待値発生部１２に、試験パターン及び期待値パターンを予め格納し、パターン発生部１０及び期待値発生部１２は、バスインターフェース１８を介して与えられる設定信号に応じて試験パターン及び期待値パターンを出力してよい。

ＰＬＬ３６は、低速試験クロックより高速の動作クロック（以下、高速クロックと呼ぶ）を生成し、分周器４０は、高速クロックを分周した動作クロック（以下、中速クロックと呼ぶ）を生成する。例えば、低速試験クロックの周波数は１０ＭＨｚであり、中速クロックの周波数は６６ＭＨｚであり、高速クロックの周波数は２６６ＭＨｚである。また、高速クロックの周波数は、電子デバイス１００の実装時における実動作周波数であってよく、電子デバイス１００の動作を保証するべき周波数範囲の上限であってもよい。

また、本例において電子デバイス１００がＰＬＬ３６を有しているが、他の例においては試験装置２００がＰＬＬ３６を有していてもよく、また試験装置２００がＰＬＬ３６、クロック選択レジスタ３８、分周器４０、及びクロック選択部４２を有していてもよい。この場合、電子デバイス１００は、試験装置２００から与えられる低速試験クロック、中速クロック、又は高速クロックに応じて動作する。

クロック選択部４２には、低速試験クロック、中速クロック、及び高速クロックが与えられ、いずれかのクロックを選択し、電子デバイス１００の各部に供給して動作させる。クロック選択部４２がいずれのクロックを選択するかは、試験装置２００が、バスインターフェース１８を介して、クロック選択レジスタ３８に予め与えたデータに基づいて行われる。

また、電子デバイス１００の試験を行う場合、試験装置２００からは、低速試験クロックに基づいて生成される試験パターンと、低速試験クロックと、制御信号とが電子デバイス１００に与えられる。

ロジック回路１４は、試験パターンを受け取り、被試験回路２２の個数に応じた数の試験パターンを並列に出力する。試験パターン選択部２４は、それぞれの被試験回路２２に対応して設けられ、ロジック回路１４が出力する試験パターンと、パターン発生部１０が発生する試験パターンのいずれかを選択し、対応する被試験回路２２に供給する。

試験パターン選択部２４がいずれの試験パターンを選択するかは、試験装置２００が、バスインターフェース１８を介して、パターン選択レジスタ４４に予め与えたデータに基づいて行われる。

期待値選択部２６は、互いに近傍に設けられた２つの被試験回路２２毎に設けられ、対応する２個の被試験回路２２の一方に対応する不一致検出部３２に、期待値発生部１２が発生する期待値パターン又は他方の被試験回路２２が出力する信号のいずれかを選択して供給する。期待値選択部２６がいずれの試験パターンを選択するかは、試験装置２００が、バスインターフェース１８を介して、期待値選択レジスタ３４に予め与えたデータに基づいて行われる。

判定部３０は、それぞれの被試験回路２２に対応して設けた不一致検出部（３２−１〜３２−４、以下３２と総称する）を有する。それぞれの不一致検出部３２は、対応する被試験回路２２が出力する出力信号が与えられ、当該出力信号と、与えられる期待値パターンとの不一致を検出する。

期待値選択部２６に対応して設けられた不一致検出部３２には、対応する期待値選択部２６が選択した信号が、期待値パターンとして与えられ、期待値選択部２６に対応して設けられていない不一致検出部３２には、期待値発生部１２が発生する期待値パターンが与えられる。

フェイルレジスタ２８は、不一致検出部３２に対応して設けられ、対応する不一致検出部３２における検出結果を格納し、保持する。不一致検出部３２は、所定の試験サイクルにおいて、期待値パターンと出力信号との不一致が一度でも検出された場合には、フェイルレジスタ２８にフェイルを示す信号を格納し、保持させる。フェイルレジスタ２８が格納した検出結果は、試験終了後に、バスインターフェース１８を介して試験装置２００に読み出され、試験装置２００は、読み出した検出結果に基づいて電子デバイス１００の良否を判定する。このような構成により、試験サイクル毎に、それぞれのフェイルレジスタ２８が格納した１ビットの信号を読み出せば、電子デバイス１００の良否を判定することができ、効率よく試験を行うことができる。

また、電子デバイス１００は、外部の試験装置２００から与えられる低速試験クロックの周波数で動作して試験される低速試験モードと、中速クロックの周波数で動作して試験される中速試験モードと、高速クロックの周波数で動作して試験される高速試験モードとを有する。試験装置２００は、電子デバイス１００をいずれの試験モードで試験するかによって、試験パターン選択部２４、期待値選択部２６、及びクロック選択部４２にいずれの信号を選択させるかを切り替える。

まず、電子デバイス１００を低速試験モードで試験する場合について説明する。この場合、クロック選択部４２は低速試験クロックを選択し、試験パターン選択部２４はロジック回路１４が出力する試験パターンを選択し、期待値選択部２６は期待値発生部１２が発生する期待値パターンを選択する。試験装置２００は、これらの動作を行わせるデータを、パターン選択レジスタ４４、期待値選択レジスタ３４、及びクロック選択レジスタ３８に予め格納する。

この結果、電子デバイス１００の各部には、試験装置２００から低速試験クロックが与えられ、当該低速試験クロックの周波数で動作する。そして、それぞれの被試験回路２２には、低速試験クロックに基づいて生成された試験パターンが試験装置２００から与えられ、当該試験パターンに応じた出力信号を出力する。

このように、電子デバイス１００を低速試験モードで試験する場合には、試験装置２００が生成した試験パターンによってそれぞれの被試験回路２２を試験するため、多様な試験パターンを用いて試験を行うことができる。また、電子デバイス１００の内部において、期待値発生部１２が発生した期待値パターンを用いて、不一致検出回路３２において不一致を検出し、フェイルを示す信号をフェイルレジスタ２８に格納するため、バスインターフェース１８を介して試験装置１００が電子デバイス１００の各部にアクセスする回数を低減し、電子デバイス１００に与える試験パターンを削減することができる。例えば電子デバイス１００の良否を判定する場合、試験終了後にそれぞれのフェイルレジスタ２８から、フェイルを示す１ビットの信号を読み出せばよいため、リードコマンドを複数回実行する必要がなく、複数回のリードコマンドを試験パターンから削減することができる。

次に、電子デバイス１００を中速試験モードで試験する場合にについて説明する。この場合、クロック選択部４２は中速クロックを選択し、試験パターン選択部２４はパターン発生部１０が発生する試験パターンを選択し、期待値選択部２６は期待値発生部１２が発生する期待値パターンを選択する。試験装置２００は、これらの動作を行わせるデータを、パターン選択レジスタ４４、期待値選択レジスタ３４、及びクロック選択レジスタ３８に予め格納する。

この結果、パターン発生部１０は、与えられる中速クロックに応じて試験パターンを出力し、それぞれの被試験回路２２には、中速クロックに応じた試験パターンが入力される。それぞれの被試験回路２２は、与えられる中速クロックの周波数で動作し、出力信号を出力する。このため、それぞれの被試験回路２２に供給する試験パターンは、パターン発生部１０が発生することのできる試験パターンに限定されるが、試験装置２００から与えられる低速試験クロックより高速のクロックで電子デバイス１００を動作させた場合の試験を行うことができる。このため、低速試験モードと比較して、電子デバイス１００のタイミング不良を検出できる可能性が高くなる。

次に、電子デバイス１００を高速試験モードで試験する場合について説明する。この場合、クロック選択部４２は高速クロックを選択し、試験パターン選択部２４はパターン発生部１０が発生する試験パターンを選択し、期待値選択部２６は対応する被試験回路２２が出力する信号を選択する。試験装置２００は、これらの動作を行わせるデータを、パターン選択レジスタ４４、期待値選択レジスタ３４、及びクロック選択レジスタ３８に予め格納する。高速試験モードで試験する場合、試験装置２００は、バスインターフェース１８を介して、期待値選択部２６が対応して設けられたフェイルレジスタ２８のデータのみを読み出してもよい。

この場合、中速試験モードと同様に、それぞれの被試験回路２２に供給する試験パターンは、パターン発生部１０が発生することのできる試験パターンに限定されるが、より高速のクロックで電子デバイス１００を動作させて試験を行うことができる。このため、電子デバイス１００のタイミング不良をより精度よく検出することができる。

また、期待値発生部１２からそれぞれの不一致検出部３２までの伝送距離が異なるため、それぞれの不一致検出部３２に期待値発生部１２から期待値パターンを供給した場合、それぞれの期待値パターン間にはスキューが生じる。電子デバイス１００を高速クロックで動作させた場合、このようなスキューにより、不一致検出部３２が誤検出する場合がある。これに対し、本例における判定部３０は、高速試験モードでは、互いに最も近傍に設けられた被試験回路２２が出力する出力信号を比較する。これにより、高速試験モードであっても、不一致検出部３２における誤検出を無くすことができる。

また判定部３０は、高速試験モードにおいては、複数の被試験回路２２のいずれかが出力する出力信号と、期待値発生部１２が発生する期待値パターンを更に比較してもよい。この場合、全ての被試験回路２２が、誤った信号を出力したときでも、被試験回路２２のフェイルを検出することができる。

以上説明したように、本例における電子デバイス１００によれば、従来の低速の試験装置２００を用いて、試験装置２００が発生する低速試験クロックより高速の試験を安価に行うことができる。このため、電子デバイス１００の出荷時における不良検出率が向上し、電子デバイス１００の実装コストの低減を図ることができる。

図２は、図１において説明した電子デバイス１００を試験する試験方法の一例を示すフローチャートである。まず、当該試験サイクルにおいて、電子デバイス１００を試験する試験モードを、図１において説明した低速試験モード、中速試験モード、高速試験モードのいずれかから選択する（Ｓ３１０）。

低速試験モードを選択した場合、図１において説明したように、クロック選択部４２に試験装置２００から与えられる低速試験クロックを選択させ、電子デバイス１００を動作させる（Ｓ３１０）。次に、試験パターン選択部２４に、試験装置２００からの試験パターンを選択させ、被試験回路部２０に供給する（Ｓ３１２）。そして、期待値選択部２６に、電子デバイス１００の期待値発生部１２が発生する期待値パターンを選択させ、良否を判定する（Ｓ３１４）。

中速試験モードを選択した場合、図１において説明したように、クロック選択部４２に、低速試験クロックより高速の中速クロックを選択させ、電子デバイス１００を動作させる（Ｓ３２０）。次に、試験パターン選択部２４に、電子デバイス１００のパターン発生部１０が発生する試験パターンを選択させ、被試験回路部２０に供給する（Ｓ３２２）。そして、期待値選択部２６に、電子デバイス１００の期待値発生部１２が発生する期待値パターンを選択させ、良否を判定する（Ｓ３２４）。

高速試験モードを選択した場合、図１において説明したように、クロック選択部４２に、中速クロックより高速の高速クロックを選択させ、電子デバイスを動作させる（Ｓ３３０）。次に、試験パターン選択部２４に、電子デバイス１００のパターン発生部１０が発生する試験パターンを選択させ、被試験回路部２０に供給する（Ｓ３３２）。そして、期待値選択部２６に、対応する被試験回路２２が出力する信号を選択させ、近くの被試験回路２２同士が出力する出力信号を比較して良否を判定する（Ｓ３３４）。

以上の３つの試験モードは、被試験ＬＳＩの不良モードを評価した上で任意に組み合わされて、最適な不良検出を行ってよい。必要とされる試験モードの組み合わせで全て終了するまでＳ３００からの処理を繰り返す（Ｓ３４０）。また、必要とされる全ての試験が終了した場合、処理を終了する。このような方法により、従来の低速の試験装置を用いて、効率良く被試験ＬＳＩの選別を行うことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、従来の低速の試験装置を用いて、高速の電子デバイスの良品、不良品を効率良く選別することができる。

本発明の実施形態に係る電子デバイス１００の構成の一例を示す図である。 図１において説明した電子デバイス１００を試験する試験方法の一例を示すフローチャートである。

符号の説明

１０・・・パターン発生部、１２・・・期待値発生部、１４、１６・・・ロジック回路、１８・・・バスインターフェース、２０・・・被試験回路部、２２・・・被試験回路、２４・・・試験パターン選択部、２６・・・期待値選択部、２８・・・フェイルレジスタ、３０・・・判定部、３２・・・不一致検出部、３４・・・期待値選択レジスタ、３８・・・クロック選択レジスタ、４０・・・分周器、４２・・・クロック選択部、４４・・・パターン選択レジスタ、１００・・・電子デバイス、２００・・・試験装置

Claims (9)

1. 外部の試験装置によって試験される電子デバイスであって、
   予め定められた試験パターンを発生するパターン発生部と、
   与えられる信号に応じて動作する被試験回路部と、
   予め定められた周波数で前記電子デバイスを動作させて試験を行う場合に、前記試験装置から与えられる試験パターンを前記被試験回路部に供給し、前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記パターン発生部が発生した前記試験パターンを前記被試験回路部に供給する試験パターン選択部と
   を備える電子デバイス。
2. 前記試験パターン選択部は、前記試験装置から与えられる低速試験クロックと略同一の周波数で前記電子デバイスを動作させて試験を行う場合に、前記試験装置から与えられる試験パターンを前記被試験回路部に供給し、前記低速試験クロックより高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記パターン発生部が発生した前記試験パターンを前記被試験回路部に供給する
   請求項１に記載の電子デバイス。
3. 前記低速試験クロックより高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記低速試験クロックより周波数が高く、前記電子デバイスを動作させるための動作クロックを生成するクロック生成部を更に備え、
   前記パターン発生部は、前記動作クロックに応じて前記試験パターンを出力する
   請求項２に記載の電子デバイス。
4. 前記被試験回路部は、同一の出力信号を出力する第１の前記被試験回路及び第２の前記被試験回路を有し、
   予め定められた期待値パターンを発生する期待値発生部と、
   予め定められた周波数で前記電子デバイスを動作させて試験を行う場合に、前記期待値発生部が発生する前記期待値パターンと、それぞれの前記出力信号とを比較して前記被試験回路部の良否を判定し、前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記第１の被試験回路が出力する前記出力信号と前記第２の被試験回路が出力する前記出力信号とを比較して前記被試験回路部の良否を判定する判定部と
   を更に備える
   請求項１に記載の電子デバイス。
5. 外部の試験装置によって試験される電子デバイスであって、
   予め定められた期待値パターンを発生する期待値発生部と、
   同一の出力信号を出力する第１の被試験回路及び第２の被試験回路を有する被試験回路部と、
   予め定められた周波数で前記電子デバイスを動作させて試験を行う場合に、前記期待値発生部が発生する前記期待値パターンと、それぞれの前記出力信号とを比較して前記被試験回路部の良否を判定し、前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記第１の被試験回路が出力する前記出力信号と前記第２の被試験回路が出力する前記出力信号とを比較して前記被試験回路部の良否を判定する判定部と
   を備える電子デバイス。
6. 前記被試験回路部は、複数の前記被試験回路を有し、
   前記判定部は、前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、それぞれの前記被試験回路が出力する第１の前記出力信号と、当該被試験回路の最も近くに設けられた前記被試験回路が出力する第２の前記出力信号とをそれぞれ比較して前記被試験回路部の良否を判定する
   請求項５に記載の電子デバイス。
7. 前記判定部は、前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記複数の被試験回路のいずれかが出力する前記出力信号と、前記期待値発生部が発生する前記期待値パターンを更に比較して前記被試験回路部の良否を判定する
   請求項６に記載の電子デバイス。
8. 予め定められた試験パターンを発生するパターン発生部と、
   与えられる信号に応じて動作する被試験回路部と
   を備える電子デバイスを試験する試験方法であって、
   予め定められた周波数で前記電子デバイスを動作させて試験を行う場合に、外部の試験装置から与えられる試験パターンを前記被試験回路部に供給する低速試験段階と、
   前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記パターン発生部が発生した前記試験パターンを前記被試験回路部に供給する高速試験段階と
   を備える試験方法。
9. 予め定められた期待値パターンを発生する期待値発生部と、
   同一の出力信号を出力する第１の被試験回路及び第２の被試験回路を有する被試験回路部と
   を備える電子デバイスを試験する試験方法であって、
   予め定められた周波数で前記電子デバイスを動作させて試験を行う場合に、前記期待値発生部が発生する前記期待値パターンと、それぞれの前記出力信号とを比較して前記被試験回路部の良否を判定する低速試験段階と、
   前記予め定められた周波数より高い周波数で前記電子デバイスを動作させて試験を行う場合に、前記第１の被試験回路が出力する前記出力信号と前記第２の被試験回路が出力する前記出力信号とを比較して前記被試験回路部の良否を判定する高速試験段階と
   を備える試験方法。

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