WO2006092953A1 - 試験装置、及び試験方法 - Google Patents

Abstract

　被試験デバイスを試験する試験装置であって、被試験デバイスに出力するべきデータを格納するパターンメモリと、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定するデバイス判定部と、パターンメモリが格納するべき入力データに含まれるＨ論理データの個数に基づく個数情報を格納する個数情報格納部と、パターンメモリが被試験デバイスに出力する出力データを受け取り、出力データに含まれるＨ論理データの個数を計数するカウンタと、個数情報格納部が格納した入力データの個数情報と、カウンタが計数したＨ論理データの個数とが一致した場合に、パターンメモリが格納したデータが正しいと判定するパターンメモリ判定部とを備える試験装置を提供する。

Description

明 細 書

試験装置、及び試験方法

技術分野

[0001] 本発明は、被試験デバイスを試験する試験装置及び試験方法に関する。本出願は

、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国につ いては、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一 部とする。

特願 2005— 054190 出願曰 2005年 2月 28曰

背景技術

[0002] 従来、半導体メモリ等の被試験デバイスを試験する試験装置として、タイミング発生 器、ノ ターン発生器、波形整形器、論理比較器、不良解析メモリ、及びパターンメモ リを備える装置が知られて 、る。

[0003] タイミング発生器は、試験装置の動作を規定する基準クロックを発生し、パターン発 生器は、被試験デバイスに与えるアドレス信号、データ信号、及び制御信号を発生 する。波形整形器は、これらの信号に基づいて試験信号を生成し、被試験デバイス に供給する。また、パターンメモリは、予め与えられるデータ信号及び期待値信号を 格納する。波形整形器は、パターンメモリが格納したデータ信号に基づいて、試験信 号を生成する場合もある。論理比較器は、被試験デバイスの出力信号と期待値信号 とを比較し、一致又は不一致を示すフェイルデータを生成する。当該フェイルデータ は、不良解析メモリに格納される。

[0004] 関連する特許文献等は、現在認識して!/ヽな ヽので、その記載を省略する。

発明の開示

発明が解決しょうとする課題

[0005] 近年、半導体メモリ等の容量が増加しており、パターンメモリが格納したデータを用 いて試験を行う場合、パターンメモリは大きな容量を有する必要がある。このため、パ ターンメモリが格納した全てのデータについて、正しいデータであることを保証するこ とが困難となっている。例えば、パターンメモリのソフトエラー等の要因で、格納したデ ータにエラーが生じる可能性が大きくなる。また、ノターンメモリに格納したデータを 複数回繰り返して使用して試験を行うと、エラーが生じたデータを繰り返して用いてし まう場合がある。

[0006] 試験において、パターンメモリが格納したデータを、期待値信号としてのみ使用す る場合には、期待値信号にエラーが生じていても、出力信号と期待値信号との不一 致が検出されるので、試験時において当該エラーを検出することができる。しかし、 R OM (Read Only Memory)の試験において、パターンメモリが格納したデータを、 RO Mの書き込みデータとして使用し、当該データを期待値信号としても使用する場合、 試験時においてはデータのエラーを検出することができず、誤ったデータを ROMに 書き込んでしまう。そして、当該 ROMを実使用のシステムに組み込んだときに、当該 システムが正しく動作しないことになり、大きな問題となる。

[0007] そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提 供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組 み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する 課題を解決するための手段

[0008] 上記課題を解決するために、本発明の第 1の形態においては、被試験デバイスを 試験する試験装置であって、被試験デバイスに出力するべきデータを格納するバタ ーンメモリと、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良 否を判定するデバイス判定部と、パターンメモリが格納するべき入力データに含まれ る H論理データの個数に基づく個数情報を格納する個数情報格納部と、パターンメ モリが被試験デバイスに出力する出力データを受け取り、出力データに含まれる H論 理データの個数を計数するカウンタと、個数情報格納部が格納した入力データの個 数情報と、カウンタが計数した H論理データの個数とがー致した場合に、パターンメ モリが格納したデータが正しいと判定するパターンメモリ判定部とを備える試験装置 を提供する。

[0009] デバイス判定部は、パターンメモリ判定部が、パターンメモリが格納したデータが正 しいと判定した場合に、被試験デバイスが出力する出力信号に基づいて、被試験デ バイスの良否を判定してよ！、。

[0010] 試験装置は、入力データ及び出力データを受け取り、パターンメモリに入力データ が書き込まれる場合に、入力データを選択してカウンタに供給し、カウンタに入力デ ータの個数情報を取得させ、パターンメモリが出力データを出力する場合に、出力デ ータを選択してカウンタに供給する計数選択部を更に備え、個数情報格納部は、力 ゥンタが取得した入力データの個数情報を格納してよい。

[0011] 入力データ及び出力データの各ワードは複数のビットを有し、カウンタは、ワードに おけるビット位置毎に、 H論理データを計数し、ビット位置毎の H論理データの計数 値を個数情報として取得してょ 、。

[0012] カウンタは、ワードにおける複数のビット位置に対応して複数設けられ、対応するビ ット位置における H論理データを計数するカウンタを有し、個数情報格納部は、複数 のカウンタに対応して複数設けられ、対応するカウンタが入力データに対して計数し た H論理データの個数を格納してょ 、。

[0013] パターンメモリ判定部は、入力データの個数情報と、出力データの個数情報とを、 ビット位置毎に比較する、複数のビット位置に対応して複数設けられた比較器と、複 数の比較器における比較結果が全て一致を示した場合に、パターンメモリが格納し たデータが正 、と判定する判定器とを有してょ 、。

[0014] 本発明の第 2の形態においては、被試験デバイスを試験する試験方法であって、 被試験デバイスに出力するべきデータをパターンメモリに格納するデータ格納段階と 、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定す るデバイス判定段階と、パターンメモリが格納するべき入力データに含まれる H論理 データの個数に基づく個数情報を格納する個数格納段階と、ノターンメモリが被試 験デバイスに出力する出力データを受け取り、出力データの個数情報を取得する計 数段階と、個数格納段階において格納した入力データの個数情報と、計数段階にお いて取得した出力データの個数情報を比較し、パターンメモリが格納したデータが正 しいか否かを判定するパターンメモリ判定段階とを備える試験方法を提供する。

[0015] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。 発明の効果

[0016] 本発明によれば、誤った出力データ信号を用いて被試験デバイスを試験することを 防ぐことができる。また、被試験デバイスとして ROMを試験する場合に、誤ったデー タが書き込まれた ROMを出荷することを防ぐことができる。

図面の簡単な説明

[0017] [図 1]本発明の実施形態に係る試験装置 100の構成の一例を示す図である。

[図 2]パターンメモリ部 30の構成の一例を示す図である。

[図 3]個数情報を説明する図である。

[図 4]パターンメモリ判定部 42の構成の一例を示す図である。

[図 5]被試験デバイス 200を試験する試験方法の一例を示すフローチャートである。 符号の説明

[0018] 10 · · 'タイミング発生部、 12· · 'パターン発生部、 14· · '波形成形部、 16 · · 'データ 選択部、 18 · · '期待値選択部、 20· · 'デバイス判定部、 22· · 'フェイルメモリ、 30· · · パターンメモリ部、 32· · 'アドレスフォーマッタ、 34· · 'パターンメモリ、 36 · · '計数選 択部、 38 · · 'カウンタ、 40· · '個数情報格納部、 42· · 'パターンメモリ判定部、 44· · · 比較器、 46 · · '判定器、 100· · '試験装置、 200· · '被試験デバイス

発明を実施するための最良の形態

[0019] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

[0020] 図 1は、本発明の実施形態に係る試験装置 100の構成の一例を示す図である。試 験装置 100は、半導体メモリ等の被試験デバイス 200を試験する装置であって、タイ ミング発生部 10、パターン発生部 12、波形成形部 14、データ選択部 16、期待値選 択部 18、デバイス判定部 20、フェイルメモリ 22、及びパターンメモリ部 30を備える。

[0021] タイミング発生部 10は、試験装置 100の動作を規定する基準クロックを生成し、試 験装置 100のそれぞれの構成要素に供給する。パターン発生部 12は、被試験デバ イス 200を試験する試験信号を生成するための、アドレス信号、制御信号、及びデー タ信号を生成する。アドレス信号は、当該試験信号を与えるべき被試験デバイス 200 のアドレスを指定し、データ信号は、試験信号のパターンを示し、制御信号は、波形 成形部 14の動作を制御するための信号である。

[0022] ノターンメモリ部 30は、予め与えられるデータ信号を格納する。当該データ信号は 、外部力も与えられてよぐまたパターン発生部 12が生成してもよい。また、パターン 発生部 12は、パターンメモリ部 30のアドレスを指定するアドレス信号を生成し、パタ ーンメモリ部 30は、当該アドレス信号に応じたアドレスにデータ信号を格納する。デ ータ選択部 16は、パターン発生部 12が生成するデータ信号、又はパターンメモリ部 30が格納したデータ信号の ヽずれかを選択し、波形成形部 14に供給する。

[0023] 波形成形部 14は、制御信号及びデータ信号に基づ!/ヽて、被試験デバイス 200〖こ 供給する試験信号を生成し、アドレス信号に応じた被試験デバイス 200のアドレス〖こ 、当該試験信号を供給する。期待値選択部 18は、パターン発生部 12が生成するデ ータ信号、又はパターンメモリ部 30が格納したデータ信号のうち、データ選択部 16 が選択した方を選択し、期待値信号としてデバイス判定部 20に供給する。

[0024] デバイス判定部 20は、被試験デバイス 200から読み出した出力信号と、期待値信 号とを比較して、被試験デバイス 200の良否を判定する。デバイス判定部 20には、 被試験デバイス 200のそれぞれのアドレス毎に期待値信号が与えられ、被試験デバ イス 200のそれぞれのアドレスを読み出した出力信号と比較することにより、被試験 デバイス 200のアドレス毎に良否を判定する。フェイルメモリ 22は、被試験デバイス 2 00のそれぞれのアドレスの良否を示すフェイルデータを格納する。

[0025] 図 2は、パターンメモリ部 30の構成の一例を示す図である。本例におけるパターン メモリ部 30は、試験前に予め与えられる入力データ信号に含まれる H論理データの 個数に基づく個数情報を格納し、試験時に出力する出力データ信号に含まれる H論 理データの個数と、当該個数情報とを比較することにより、出力データ信号にエラー が生じていないかを判定する。ここで、 H論理データとは、データ信号において 1の値 を示すデータには限定されない。つまり、データ信号において 0の値を示すデータを H論理データとし、データ信号において 1の値を示すデータを L論理データとして処 理を行ってもよい。パターンメモリ部 30は、アドレスフォーマッタ 32、パターンメモリ 34 、計数選択部 36、カウンタ 38、個数情報格納部 40、及びパターンメモリ判定部 42を 有する。

[0026] まず、パターンメモリ 34に、データ信号を格納する場合の動作について説明する。

アドレスフォーマッタ 32は、パターン発生部 12からアドレス信号を受け取り、データ信 号をパターンメモリ 34に格納するアドレスを制御する。パターンメモリ 34は、被試験 デバイス 200に出力するべき入力データ信号を受け取り、入力データ信号のそれぞ れのワードを、アドレスフォーマッタが制御するそれぞれのアドレスに格納する。ここで ワードとは、パターンメモリ 34のアドレス毎に格納されるべきデータの単位を示す。

[0027] また、パターンメモリ 34の入力データ信号及び出力データ信号における各ワードは 複数のビットを有する。パターンメモリ 34の各アドレスは、入力データ信号の各ワード のビット数に応じたビット幅を有する。

[0028] 計数選択部 36は、入力データ信号の各ワードにおけるビット位置毎に設けられる。

例えば、入力データ信号の各ワードのデータ幅が 9ビットである場合、パターンメモリ 部 30は、 9個の計数選択部 36を有する。それぞれの計数選択部 36は、パターンメモ リ 34に入力される入力データ信号と、パターンメモリ 34が出力する出力データ信号と を受け取る。つまり、計数選択部 36は、入力データ信号及び出力データ信号のそれ ぞれのワードにおいて、対応するビット位置のデータをパラレルに受け取る。そして、 それぞれの計数選択部 36は、入力データ信号を選択してカウンタ 38に供給する。

[0029] カウンタ 38は、入力データ信号の各ワードにおけるビット位置毎に設けられ、対応 する計数選択部 36から受け取った入力データ信号のそれぞれのビット位置毎のデ ータにおける H論理データを計数する。個数情報格納部 40は、パターンメモリ 34が 格納するべき入力データ信号に含まれる H論理データの個数に基づく個数情報を格 納する。本例において個数情報格納部 40は、入力データ信号の各ワードにおけるビ ット位置毎に設けられ、入力データ信号の各ワードにおけるビット位置毎の個数情報 を格納する。例えば、個数情報格納部 40は、対応するカウンタ 38のカウンタ値を個 数情報として格納してよぐ対応するカウンタ 38の計数値が偶数であるカゝ否かを示す 個数情報を格納してもよい。当該個数情報は、それぞれのカウンタ 38が、自己の計 数値に基づ 、て生成してょ 、。 [0030] 次に、パターンメモリ 34が、データ信号を出力する場合の動作について説明する。 パターンメモリ 34は、アドレスフォーマッタ 32により順次指定されるアドレスに格納し たワードを、計数選択部 36、データ選択部 16、及び期待値選択部 18に、順次出力 データ信号として出力する。計数選択部 36は、パターンメモリ 34が出力する出力デ ータ信号を選択し、カウンタ 38に供給する。

[0031] カウンタ 38は、出力データ信号のビット位置毎の H論理データの個数を計数する。

パターンメモリ判定部 42は、それぞれの個数情報格納部 40が格納したビット位置毎 の個数情報と、対応するカウンタ 38の計数値とを比較し、出力データ信号が正しい か否かを判定する。パターンメモリ判定部 42は、出力データ信号が正しくないと判定 した場合、エラー信号を出力して当該被試験デバイスに対する次の試験を中止させ てよぐまた ROM等の試験においては、当該 ROMを不良と判定させてもよい。この ような制御により、誤った出力データ信号を用いて被試験デバイス 200を試験するこ とを防ぐことができる。また、被試験デバイス 200として ROMを試験する場合に、誤つ たデータが書き込まれた ROMを出荷することを防ぐことができる。

[0032] また、試験装置 100は、被試験デバイス 200に試験信号を供給する前に、パターン メモリ 34が格納したデータ信号が正しいか否かを、パターンメモリ判定部 42に判定さ せ、データ信号が正しいと判定された場合に、被試験デバイス 200の試験を開始し てもよい。このような制御により、 ROM等に誤ったデータを書き込むことを防ぐことが できる。

[0033] 図 3は、個数情報を説明する図である。前述したように、パターンメモリ 34は、ァドレ ス毎に所定のビット幅のメモリ空間を有する。本例においては、パターンメモリ 34が、 アドレス毎に 9ビットのメモリ空間を有している場合について説明する。パターンメモリ 34に入力データ信号が与えられる場合、図に示すようにカウンタ 38は、パターンメモ リ 34のそれぞれのビット位置毎に H論理データの個数を計数する。そして、個数情報 格納部 40は、対応するカウンタ 38の計数値に基づいて、個数情報を格納する。

[0034] また、パターンメモリ 34の各アドレスに、それぞれのワードのノ リティビットを格納す るためのビットを設ける方式も考えられる力 通常、パターンメモリ 34は、使用するデ ータ信号のデータ幅の規格に応じた汎用品を用いて!/、る。このようなメモリのデータ 幅は、例えば 9、 18、 36ビットであり、 9ビットの入力データ信号にパリティビットを付カロ したものを記憶することができない。このため、同一のアドレス領域を有するメモリを、 ノ リティビットを記憶させるベく別個に設ける必要があり、コストがかかる。

[0035] これに対し本例においては、入力データ信号及び出力データ信号の垂直方向に おいて、 H論理データの個数を計数することにより、入力データ信号及び出力データ 信号のワード数に関わらず、一定の個数の個数情報格納部 40により、個数情報を格 納することができる。また、垂直方向における H論理データの個数が奇数であるか偶 数であるかを個数情報として格納することにより、入力データのビット幅に対してそれ ぞれ 1ビットのレジスタを設けることにより、個数情報を格納することができる。

[0036] 図 4は、パターンメモリ判定部 42の構成の一例を示す図である。パターンメモリ判定 部 42は、入力データ信号の各ワードにおけるビット位置毎に設けられた複数の比較 器 (44 1から 44 9、以下 44と総称する）、及び判定器 46を有する。

[0037] それぞれの比較器 44は、対応するカウンタ 38が出力する出力データ信号の個数 情報と、対応する個数情報格納部 40が格納した入力データ信号の個数情報とを比 較する。本例において、それぞれの比較器 44は排他的論理和回路であり、個数情 報が一致した場合に 0を出力し、個数情報が一致しない場合に 1を出力する。

[0038] そして、判定器 46は、それぞれの比較器 44が出力する比較結果の論理和を算出 する。本例において判定器 46は論理和回路であり、データ信号の全てのビット位置 における個数情報が一致する場合に 0を出力し、データ信号のそれぞれのビット位 置における個数情報の少なくとも一つが一致しない場合に 1を出力する。このような 構成により、出力データ信号にエラーが生じている力否かを容易に判定することがで きる。

[0039] 図 5は、被試験デバイス 200を試験する試験方法の一例を示すフローチャートであ る。当該試験方法においては、図 1から図 4において説明した試験装置 100を用いて 、被試験デバイス 200を試験する。

[0040] まず、入力データ信号をパターンメモリ 34に格納する（S300)。そして、入力データ 信号の H論理データの個数を計数し、個数情報を格納する（S302)。 S302におい ては、前述したように、入力データ信号のビット位置毎の個数情報を格納することが 好ましい。

[0041] 次に、パターンメモリ 34が出力する出力データ信号の H論理データの個数を計数 し、出力データ信号の個数情報と、入力データ信号の個数情報とを比較する（S304 )。そして、個数情報が一致した場合、被試験デバイス 200の良否を判定し (S306)、 個数情報が一致しない場合、被試験デバイス 200の試験を中止する（S308)。また、 個数情報が一致しない場合、パターンメモリ 34に再度出力データ信号を出力させ、 S304の処理を繰り返してもよい。出力データ信号の良否の判定を複数回繰り返すこ とにより、例えばノイズ等の影響でエラーが生じ、パターンメモリ 34が格納したデータ 信号自体にエラーが無 、場合を判定することができる。

[0042] また、パターンメモリ 34が、アドレス順にそれぞれのワードを出力しない場合、例え ば、アドレスフォーマッタ 32が指定するアドレスが一部ループするような場合、カウン タ 38が計数する出力データ信号の個数情報は、入力データ信号の個数情報とは一 致しない。このように、パターンメモリ 34が格納したデータ信号の一部を繰り返して使 用する場合、アドレスフォーマッタ 32は、入力データ信号において繰り返し使用され るワードに対して、その使用回数をカウンタ 38に供給してよい。カウンタ 38は、当該 使用回数を対応するワードの計数結果に乗算して、入力データ信号の個数情報を 生成してよい。このような制御により、出力データ信号のパターンに応じた、入力デー タ信号の個数情報を格納することができる。

[0043] また、パターンメモリ 34が、アドレス順にそれぞれのワードを出力しない場合、個数 情報格納部 40は、パターンメモリ 34が最初に出力する出力データ信号の個数情報 を格納してもよい。試験装置 100が、同一の試験信号を繰り返して出力する場合、パ ターンメモリ 34は、同一の出力データ信号を繰り返して出力するので、最初に出力し た出力データ信号の個数情報と、その後に出力する出力データ信号の個数情報とを 比較することにより、当該その後の出力データ信号にエラーが生じた力否かを判定す ることがでさる。

[0044] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載力 明らかである。

産業上の利用可能性

以上から明らかなように、本発明によれば、誤った出力データ信号を用いて被試験 デバイスを試験することを防ぐことができる。また、被試験デバイスとして ROMを試験 する場合に、誤ったデータが書き込まれた ROMを出荷することを防ぐことができる。

Claims

請求の範囲

[1] 被試験デバイスを試験する試験装置であって、

前記被試験デバイスに出力するべきデータを格納するパターンメモリと、 前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良 否を判定するデバイス判定部と、

前記パターンメモリが格納するべき入力データに含まれる H論理データの個数に基 づく個数情報を格納する個数情報格納部と、

前記パターンメモリが前記被試験デバイスに出力する出力データを受け取り、前記 出力データに含まれる H論理データの個数を計数するカウンタと、

前記個数情報格納部が格納した前記入力データの前記個数情報と、前記カウンタ が計数した前記 H論理データの個数とがー致した場合に、前記パターンメモリが格 納したデータが正しいと判定するパターンメモリ判定部と

を備える試験装置。

[2] 前記デバイス判定部は、前記パターンメモリ判定部が、前記パターンメモリが格納し たデータが正しいと判定した場合に、前記被試験デバイスが出力する出力信号に基 づいて、前記被試験デバイスの良否を判定する

請求項 1に記載の試験装置。

[3] 前記入力データ及び前記出力データを受け取り、前記パターンメモリに前記入力 データが書き込まれる場合に、前記入力データを選択して前記カウンタに供給し、前 記カウンタに前記入力データの前記個数情報を取得させ、前記パターンメモリが前 記出力データを出力する場合に、前記出力データを選択して前記カウンタに供給す る計数選択部を更に備え、

前記個数情報格納部は、前記カウンタが取得した前記入力データの前記個数情 報を格納する

請求項 1に記載の試験装置。

[4] 前記入力データ及び前記出力データの各ワードは複数のビットを有し、

前記カウンタは、前記ワードにおけるビット位置毎に、前記 H論理データを計数し、 ビット位置毎の前記 H論理データの計数値を前記個数情報として取得する 請求項 3に記載の試験装置。

[5] 前記カウンタは、前記ワードにおける複数のビット位置に対応して複数設けられ、対 応するビット位置における前記 H論理データを計数するカウンタを有し、

前記個数情報格納部は、前記複数のカウンタに対応して複数設けられ、対応する カウンタが前記入力データに対して計数した前記 H論理データの個数を格納する 請求項 4に記載の試験装置。

[6] 前記パターンメモリ判定部は、

前記入力データの前記個数情報と、前記出力データの前記個数情報とを、前記ビ ット位置毎に比較する、前記複数のビット位置に対応して複数設けられた比較器と、 前記複数の比較器における比較結果が全て一致を示した場合に、前記パターンメ モリが格納したデータが正 、と判定する判定器と

を有する

請求項 4に記載の試験装置。

[7] 被試験デバイスを試験する試験方法であって、

前記被試験デバイスに出力するべきデータをパターンメモリに格納するデータ格納 段階と、

前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良 否を判定するデバイス判定段階と、

前記パターンメモリが格納するべき入力データに含まれる H論理データの個数に基 づく個数情報を格納する個数格納段階と、

前記パターンメモリが前記被試験デバイスに出力する出力データを受け取り、前記 出力データの前記個数情報を取得する計数段階と、

前記個数格納段階にお!、て格納した前記入力データの前記個数情報と、前記計 数段階において取得した前記出力データの前記個数情報を比較し、前記パターンメ モリが格納したデータが正しいか否かを判定するパターンメモリ判定段階と を備える試験方法。