JP2012177626A - 半導体装置、試験プログラム、試験方法、および試験装置 - Google Patents
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Abstract
【解決手段】選択回路101は、入力信号が入力端子120から受け渡される半導体装置110内の特定パス上の観測箇所Aと観測箇所Bとが選択信号に応じて順に選択される。カウンタ102は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。第1のレジスタ103は、カウンタ102によりカウントされた観測箇所Aでの第1のエッジ数を保持する。第2のレジスタ104は、カウンタ102によりカウントされた観測箇所Bでの第2のエッジ数を保持する。比較回路105は、第1のレジスタ103に保持された第1のエッジ数と第2のレジスタ104に保持された第2のエッジ数とを比較し、出力端子106は、比較回路105による比較結果を出力する。
【選択図】図1
Description
(DRAM)
図6は、DRAMの一例を示すブロック図である。DRAM600は、CLOCK BUFFER601と、ADDRESS BUFFER602と、COMMAND DECODER603と、I/O(Input/Output) BUFFER604と、を有している。DRAM600は、MEMORY CORE CONTROLLER606と、MEMORY CELL ARRAY610と、X CONTROLLER608と、Y CONTROLLER609と、を有している。DRAM600は、READ AMP611と、WRITE AMP612と、を有している。図6中、点線で囲われた箇所を1バンクとし、該箇所が複数有ってもよい。
図8は、半導体装置の一例を示す説明図である。半導体装置800は、選択回路801と、カウンタ802と、期待値レジスタ803と、検査対象用レジスタ804と、比較回路805と、出力端子806と、を有している。
実施の形態2では、実施の形態1で説明した半導体装置800によってDRAM600のリード/ライト時に使用されるパスを試験する例を示す。
図16は、実施の形態2にかかる試験装置のハードウェア例を示すブロック図である。図16において、試験装置1600は、CPU(Central Processing Unit)1601と、ROM(Read‐Only Memory)1602と、RAM(Random Access Memory)1603と、磁気ディスクドライブ1604と、磁気ディスク1605と、光ディスクドライブ1606と、光ディスク1607と、ディスプレイ1608と、I/F(Interface)1609と、キーボード1610と、マウス1611と、スキャナ1612と、プリンタ1613と、を備えている。また、各部はバス1615によってそれぞれ接続されている。
例1では、ある入力信号での第1の観測箇所のカウント値を期待値とし、該入力信号と同一入力信号での第2の観測箇所のカウント値と該期待値とを比較する例を示す。
図17は、実施の形態2の例1にかかる試験装置1600の機能ブロック図である。試験装置1600は、第1の選択信号入力部1701と、第1の入力信号入力部1702と、第2の選択信号入力部1703と、第2の入力信号入力部1704と、取得部1705と、を有している。第1の選択信号入力部1701〜取得部1705は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはRAM1603、磁気ディスク1605、光ディスク1607などの記憶装置に記憶されていることとする。CPU1601が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第1の選択信号入力部1701〜取得部1705の処理が実行される。
図18は、実施の形態2の例1にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、第1の選択信号入力部1701により、観測箇所(1)を選択させる選択信号を入力し(ステップS1801)、カウンタ802をリセットさせるリセット信号を入力する(ステップS1802)。試験装置1600が、第1の入力信号入力部1702により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始し(ステップS1803)、一定期間経過後、入力信号の入力を終了し(ステップS1804)、期待値レジスタ803への取り込み命令を入力する(ステップS1805)。
例2では、低速動作試験(SLOW SPEED試験)による観測箇所でのカウント値を期待値とし、高速動作試験(AtSpeed試験)による同一観測箇所でのカウント値と該期待値とを比較する例を示す。高 速動作試験の入力信号は、低速動作試験での入力信号とはエッジ数が同一であり、周期が低速動作試験での入力信号よりも速くなる。
図23は、実施の形態2の例2にかかる試験装置1600の機能ブロック図である。試験装置1600は、選択信号入力部2301と、第1の入力信号入力部2302と、第2の入力信号入力部2303と、取得部2304と、を有している。選択信号入力部2301〜取得部2304は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはRAM1603、磁気ディスク1605、光ディスク1607などの記憶装置に記憶されていることとする。CPU1601が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第1の選択信号入力部2301〜取得部2304の処理が実行される。
図24は、実施の形態2の例2にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、選択信号入力部2301により観測箇所(1)を選択させる選択信号を入力し(ステップS2401)、カウンタ802をリセットさせるリセット信号を入力する(ステップS2402)。試験装置1600が、第1の入力信号入力部2302により、低速動作試験での第1の入力信号の入力を開始し(ステップS2403)、所定期間分入力したら、第1の入力信号の入力を終了する(ステップS2404)。
つぎに、例3では、低速動作試験(SLOW SPEED試験)による観測箇所(1)でのカウント値を期待値とし、高速動作試験(AtSpeed試験)による観測箇所(1)〜(6)でのカウント値と期待値とを比較する試験処理手順を示す。
図25および図26は、実施の形態2の例3にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、観測箇所(1)を選択回路801に選択させる選択信号を入力し(ステップS2501)、カウンタ802をリセットさせるリセット信号を入力し(ステップS2502)、低速動作試験での第1の入力信号の入力を開始する(ステップS2503)。試験装置1600が、一定期間入力信号を入力したら、第1の入力信号の入力を終了し(ステップS2504)、期待値レジスタ803への取り込み命令を入力する(ステップS2505)。
選択した観測箇所で不一致が発生したことを出力し(ステップS2516)、一連の処理を終了する。試験装置1600が、不一致でないと判断した場合(ステップS2515:No)、ステップS2506へ戻る。試験装置1600が、観測箇所(1)〜(6)のうち、未確認な観測箇所がないと判断した場合(ステップS2506:No)、一連の処理を終了する。
例4では、BISTを用いて自動で試験する。例4では、例3と同様に低速動作試験(SLOW SPEED試験)での観測箇所(1)のカウント値を期待値とし、高速動作試験(AtSpeed)での観測箇所(1)〜(6)のカウント値と期待値とを比較する例を示す。
図27および図28は、実施の形態2の例4にかかる試験装置1600による試験処理手順を示すフローチャートである。まず、試験装置1600が、自動検査スタート命令を出力し(ステップS2701)、観測箇所(1)を選択回路801に選択させる選択信号を入力する(ステップS2702)。試験装置1600が、カウンタ802をリセットさせるリセット信号を入力し(ステップS2703)、低速動作試験での内部発生信号を送信する(ステップS2704)。試験装置1600が、一定期間内部発生信号を送信したら、内部発生信号の送信を終了し(ステップS2705)、期待値レジスタ803への取り込み命令を入力する(ステップS2706)。
前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
前記計数手段は、
前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする付記1に記載の半導体装置。
前記第1のエッジ数を計数する第1のカウンタと、
前記第2のエッジ数を計数する第2のカウンタと、
を備えることを特徴とする付記1に記載の半導体装置。
前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
前記計数手段は、
前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする付記5に記載の半導体装置。
前記第1のエッジ数を計数する第1のカウンタと、
前記第2のエッジ数を計数する第2のカウンタと、
を備えることを特徴とする付記5に記載の半導体装置。
前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
前記第1の信号を、前記第1の信号を前記パス上へ供給可能な入力端子へ入力し、
前記第1の信号を入力後、前記第2の信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
前記第1の信号を、前記第1の信号を前記パス上へ供給可能な入力端子へ入力し、
前記第1の信号を入力後、前記第2の信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力する第1の選択信号入力手段と、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第1の信号入力手段と、
前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力する第2の選択信号入力手段と、
前記選択信号を入力後、前記信号を前記入力端子へ入力する第2の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
前記第1の信号を、前記第1の信号を前記パス上へ供給可能な入力端子へ入力する第1の信号入力手段と、
前記第1の信号を入力後、前記第2の信号を前記入力端子へ入力する第2の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
101,401,801 選択回路
102,301,402 カウンタ
201,501 第1のカウンタ
202,502 第2のカウンタ
105,203,304,405,503,805 比較回路
106,204,305,406,504,806 出力端子
A,B,(1)〜(6) 観測箇所
1600 試験装置
1701 第1の選択信号入力部
1702,2302 第1の入力信号入力部
1703 第2の選択信号入力部
1704,2303 第2の入力信号入力部
1705,2304 取得部
Claims (8)
- 立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所での第1のエッジ数および前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。 - 前記第1の観測箇所と前記第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする請求項1に記載の半導体装置。 - 立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の前記観測箇所での第2のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。 - 立ち上がりおよび立ち下がりを一定期間繰り返す第1の信号が通過するパス上の第1の観測箇所での第1のエッジ数を計数し、前記第1の信号とエッジ数が同一であり、周期が異なる第2の信号が通過する前記パス上の第2の観測箇所での第2のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第1のエッジ数と前記第2のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。 - 前記第1の観測箇所と前記第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする請求項4に記載の半導体装置。 - 立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。 - 立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。 - 立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第1の観測箇所と第2の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第1の観測箇所での第1のエッジ数と前記第2の観測箇所での第2のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第1の観測箇所と前記第2の観測箇所から、前記第1の観測箇所を選択する前記選択信号を入力する第1の選択信号入力手段と、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第1の信号入力手段と、
前記信号を入力後、前記第1の観測箇所と前記第2の観測箇所から、前記第2の観測箇所を選択する前記選択信号を入力する第2の選択信号入力手段と、
前記選択信号を入力後、前記信号を前記入力端子へ入力する第2の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
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JP2011040963A JP2012177626A (ja) | 2011-02-25 | 2011-02-25 | 半導体装置、試験プログラム、試験方法、および試験装置 |
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