JP5292925B2 - 半導体集積回路及びその制御方法、並びに情報処理装置 - Google Patents

Description

本発明は、半導体集積回路及びその制御方法、並びに情報処理装置に関し、特に、半導体集積回路におけるエラー解析に係る技術分野に関する。

近年、半導体集積回路の製造プロセスの微細化が進むにつれて、微細化した回路配線に電源ノイズの影響による誤動作等、電源ノイズが半導体集積回路の動作に及ぼす影響が大きくなっている。電源ノイズに対する対策を施すためには、先ず、誤動作の原因となる電源ノイズを正確に観測することが必要である。

電源ノイズの観測手法としては、従来、半導体集積回路或いは半導体集積回路を搭載した電子基板にプローブを介してオシロスコープを接続して観測する手法が一般的である。このような半導体集積回路の外部にオシロスコープを接続して観測する手法では、例えば１ＧＨｚを超える速度で動作する演算処理装置であるＣＰＵ（Central Processing Unit）やＣＰＵと共に高速で動作するチップセット等の半導体集積回路に発生する高周波の電源ノイズを半導体集積回路の外部から観測することは困難である。即ち、高周波の電源ノイズは、減衰しやすいだけでなく、一般信号とは異なる有意性のないランダムパターンであるから、半導体集積回路の内部で発生した高周波の電源ノイズを半導体集積回路の外部に接続されたオシロスコープで観測することは困難である。そこで、高周波の電源ノイズを観測しやすくするために、電源ノイズの観測を行う回路をオンチップで半導体集積回路に搭載する技術が提案されている（例えば特許文献１及び２参照）。
特開２００５−２４９４０８号公報 特開２００４−２１２３８７号公報

電源ノイズは、半導体集積回路において例えばＥＣＣ（Error Correcting Code）エラー、ＣＲＣ（Cyclic Redundancy Check）エラー、パリティエラー等のデータエラーが発生する原因となる場合がある。一方、このようなデータエラーは、データパターンと相関関係がある場合もある。しかしながら、上述した技術では、データエラーの発生時におけるデータパターン及び電源ノイズ、或いはデータパターンと電源ノイズとの相関関係を解析することが困難であるという技術的問題点がある。このため、データエラーの発生時において、例えば、データエラーは電源ノイズによるものなのか、データパターンとデータエラーや電源ノイズとの間に相関関係があるのか、或いは、データエラーは電源ノイズやデータパターンとは異なる外部要因によるものなのかなどの解析が困難になってしまう。

本発明は、例えば上述した問題点に鑑みなされたものであり、例えば、データエラー発生時におけるデータパターン及び電源ノイズ、並びにデータパターンと電源ノイズとの相関関係を解析することを可能にする半導体集積回路及びその制御方法、並びに情報処理装置を提供することを課題とする。

（半導体集積回路）
本発明の一つの観点では、半導体集積回路は、演算処理装置にバスを介して接続される回路ブロックと、前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することによりパルス列からなる電源ノイズデータ信号を生成する電源ノイズデータ信号生成手段と、前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出手段と、前記電源ノイズデータ信号の前記パルス列のパターンを表す電源ノイズ情報と前記バス上のデータとを互いに対応付けて記憶手段に書き込むと共に、前記エラー検出手段によって前記エラーが検出されたタイミングに応じて、前記記憶手段に書き込むことを停止する書込制御手段と、を備え、前記電源ノイズデータ信号生成手段は、前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較手段と、前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形手段とを有し、前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント手段を更に備え、前記書込制御手段は、前記所定期間毎に、前記カウント手段がカウントしたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込む。

この半導体集積回路によれば、その検査時には、電源ノイズデータ信号生成手段によって生成された電源ノイズデータ信号に基づく電源ノイズ情報が、バス上のデータに対応付けられて例えばメモリ等である記憶手段に、書込制御手段によって書き込まれる。より具体的には、電源ノイズデータ信号生成手段は、例えば、電源電圧を基準電圧と比較することにより、電源電圧が基準電圧よりも高い場合に出力される比較信号を生成する電圧比較手段を有している。電源ノイズデータ信号生成手段は、電圧比較手段によって生成した比較信号をクロック信号に基づいて整形することにより、パルス信号である電源ノイズデータ信号を生成する。書込制御手段は、例えば、電源ノイズデータ信号における所定期間毎に含まれるパルスの数を、電源ノイズデータ信号に基づく電源ノイズ情報として記憶手段に書き込む。この際、書込制御手段は、電源ノイズ情報に対応付けてバス上のデータも記憶手段に書き込む。即ち、記憶手段には、例えば、所定期間毎に、所定期間における電源ノイズ情報とこの電源ノイズ情報を書き込む際における（言い換えれば、所定期間毎の）バス上のデータとが、互いに対応付けられて記憶される。

この半導体集積回路では特に、書込制御手段は、回路ブロックからバスに出力されるデータに例えばＥＣＣエラー、ＣＲＣエラー、パリティエラー等のエラーがエラー検出手段によって検出された場合には、該エラーが検出されたタイミングに応じて記憶手段に書き込むことを停止する。例えば、書込制御手段は、回路ブロックからバスに出力されるデータにおけるエラーがエラー検出手段によって検出されたタイミングから所定の停止期間だけ経過した後に、電源ノイズ情報とバス上のデータとを互いに対応付けて書き込むことを停止する。よって、回路ブロックからバスに出力されるデータにエラーが検出されたタイミング（言い換えれば、演算処理装置及び回路ブロック間のバスを流れるデータにエラーが発生した時点）の前後における電源ノイズ情報及びバス上のデータを記憶手段に記憶させた状態にすることが可能となる。従って、記憶手段に互いに対応付けられて記憶された電源ノイズ情報及びバス上のデータを記憶手段から外部に読み出すことにより、回路ブロックからバスに出力されるデータにエラーが発生した時点を含む期間における電源ノイズ情報及びバス上のデータ、並びに電源ノイズ情報とバス上のデータとの相関関係を解析することが可能となる。即ち、演算処理装置及び回路ブロック間のバスを流れるデータにエラーが発生するデータエラー発生時におけるデータパターン及び電源ノイズを解析することが可能となり、更に、データエラー発生時におけるデータパターンと電源ノイズとの相関関係を解析することも可能となる。
（情報処理装置）
本発明の他の観点では、情報処理装置は、演算処理装置と、前記演算処理装置にバスを介して接続される回路ブロックと、前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することによりパルス列からなる電源ノイズデータ信号を生成する電源ノイズデータ信号生成手段と、前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出手段と、データを記憶可能な記憶手段と、該記憶手段へのデータの書き込みを制御する書込制御手段とを有する半導体集積回路と、前記電源ノイズデータ信号の前記パルス列のパターンを表す電源ノイズ情報と前記バス上のデータとを互いに対応付けて前記記憶手段に書き込むと共に、前記エラー検出手段によって前記エラーが検出されたタイミングに応じて前記記憶手段に書き込むことを停止するように、前記書込制御手段を制御する制御部と、を備え、前記半導体集積回路は、前記電源ノイズデータ信号生成手段の一部として、前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較手段と、前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形手段とを有すると共に、前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント手段とを有し、前記制御部は、前記所定期間毎に、前記カウント手段がカウントしたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込むように、前記書込制御手段を制御する。

この情報処理装置によれば、上述した本発明の一つの観点に係る半導体集積回路と概ね同様に、回路ブロックからバスに出力されるデータのエラーが検出されたタイミングの前後における電源ノイズ情報及びバス上のデータを記憶手段に記憶させた状態にすることが可能となる。従って、記憶手段に互いに対応付けられて記憶された電源ノイズ情報及びバス上のデータを記憶手段から外部に読み出すことにより、回路ブロックからバスに出力されるデータにエラーが発生した時点を含む期間における電源ノイズ情報及びバス上のデータ、並びに電源ノイズ情報とバス上のデータとの相関関係を解析することが可能となる。
（半導体集積回路の制御方法）
本発明の他の観点では、半導体集積回路の制御方法は、演算処理装置にバスを介して接続される回路ブロックと、データを記憶する記憶部とを備えた半導体集積回路を制御する半導体集積回路の制御方法であって、
前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することによりパルス列からなる電源ノイズデータ信号を生成する電源ノイズデータ信号生成工程と、前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出工程と、前記電源ノイズデータ信号の前記パルス列のパターンを表す電源ノイズ情報と前記バス上のデータとを互いに対応付けて前記記憶部に書き込むと共に、前記エラー検出工程によって前記エラーが検出されたタイミングに応じて前記記憶部に書き込むことを停止する書込制御工程と、を含み、前記電源ノイズデータ信号生成工程は、前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較工程と、前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形工程と、を有し、前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント工程を更に有し、前記書込制御工程は、前記所定期間毎に、前記カウント工程でカウントされたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込む工程を有する。

この半導体集積回路の制御方法によれば、上述した本発明の一つの観点に係る半導体集積回路と概ね同様に、回路ブロックからバスに出力されるデータのエラーがエラー検出工程によって検出されたタイミングの前後における電源ノイズ情報及びバス上のデータを記憶手段に記憶させた状態にすることが可能となる。従って、記憶手段に互いに対応付けられて記憶された電源ノイズ情報及びバス上のデータを記憶手段から外部に読み出すことにより、回路ブロックからバスに出力されるデータにエラーが発生した時点を含む期間における電源ノイズ情報及びバス上のデータ、並びに電源ノイズ情報とバス上のデータとの相関関係を解析することが可能となる。

上述した半導体集積回路、情報処理装置、及び半導体集積回路の制御方法によれば、データエラー発生時におけるデータパターン及び電源ノイズ、並びにデータパターンと電源ノイズとの相関関係を解析することが可能となる。

本発明の作用及び他の利得は次に説明する実施するための最良の形態から更に明らかにされる。

以下では、実施形態の一例について図を参照しつつ説明する。

本実施形態に係る情報処理装置について、図１から図８を参照して説明する。

先ず、本実施形態に係る情報処理装置の構成について、図１及び図２を参照して説明する。

図１は、本実施形態に係る情報処理装置の構成を示すブロック図である。図２は、本実施形態に係る情報処理装置の全体構成を示すブロック図である。

図１及び図２において、本実施形態に係る情報処理装置１は、ＣＰＵ１００と、ＣＰＵ等に接続されるチップセット等の半導体集積回路２００と、外部電源供給部３００と、システムサービスプロセッサ４００とを備えている。

図２に示すように、ＣＰＵ１００、半導体集積回路２００及び外部電源供給部３００は、システムボード等の電子基板２０上に実装されている。

図１において、ＣＰＵ１００は、半導体集積回路２００が有するロジックブロック２１０とバス５０を介して接続された中央演算処理装置である。ＣＰＵ１００は、例えば１ＧＨｚを超える速度で動作する。ＣＰＵ１００は、例えば、ロジックブロック２１０からバス５０を介して出力されるデータに対して演算、加工等の処理を施して、処理結果を例えばロジックブロック２１０に出力する。

半導体集積回路２００は、ロジックブロック２１０と、電圧比較部２２０と、レギュレータ２３０と、パルス整形部２３１と、クロック制御部２３２と、カウンタ２４０と、タイマ２４２と、セレクタ２４５と、書込制御部２５０と、エラー検出部２６０と、読込制御部２７０と、メモリ２８０とを有している。

ロジックブロック２１０は、ＣＰＵ１００とバス５０を介して接続されており、演算処理等の処理を実行する回路ブロックである。ロジックブロック２１０は、接地電位ＶＳＳ１に対して電源電位ＶＤＤ１を有する内部電源の供給を受けて動作する。電源電位ＶＤＤ１及び接地電位ＶＳＳ１を有する内部電源は、外部電源供給部３００から電源端子２９１及び２９２を夫々介して供給されている。ＶＤＤ１の電位は、例えば１．０Ｖに設定され、例えば０Ｖ等の接地電位（ＧＮＤ電位）に設定されるＶＳＳ１の電位よりも高い。尚、ロジックブロック２１０は、本発明に係る「回路ブロック」の一例である。

電圧比較部２２０は、電源ＶＤＤ１及びＶＳＳ１のうちいずれか一方の電源を比較対象として基準電圧値Ｖｒｅｆと比較することにより、一方の電源に生じる電源ノイズをパルス信号としてパルス整形部２３１に出力する。尚、電圧比較部２２０は、レギュレータ２３０、パルス整形部２３１、クロック制御部２３２と共に、本発明に係る「電源ノイズデータ信号生成手段」の一例を構成する。

図３は、本実施形態に係る電圧比較部の回路構成を示す回路図である。

図３において、電圧比較部２２０は、セレクタ２２１と、可変抵抗２２２及び２２３と、差動アンプ２２４とを有している。

セレクタ２２１は、電源ＶＤＤ１及びＶＳＳ１のうちいずれか一方の電源を選択して、差動アンプ２２４の一方の差動入力へ出力するための選択器である。このように、選択器であるセレクタ２２１を設けることにより、電源ＶＤＤ１及びＶＳＳ１毎に電源ノイズを観測するための仕組みを別個に用意する必要がなくなり、半導体集積回路２００の回路規模を小さくすることができる。

可変抵抗２２２及び２２３は、抵抗値を任意に設定可能な抵抗である。可変抵抗２２２及び２２３は、電源ＶＤＤ２及びＶＳＳ２間を接続するように直列に接続され、中間に任意の電圧値の基準電圧値Ｖｒｅｆを生成する。可変抵抗２２２及び２２３によって生成された基準電圧値Ｖｒｅｆは、差動アンプ２２４の他方の差動入力に入力される。

尚、セレクタ２２１の選択状態並びに可変抵抗２２２及び２２３の抵抗値は、システムサービスプロセッサ４００（図２参照）から動作テスト用のレジスタを設定することにより、或いは、外部端子経由での制御により変更される。

差動アンプ２２４は、セレクタ２２１から出力された電圧が基準電圧値Ｖｒｅｆよりも高い場合には、ハイレベルとなり、その他の場合（即ち、セレクタ２２１から出力された電圧が基準電圧値Ｖｒｅｆ以下の場合）には、ローレベルとなるパルス信号を出力する回路である。差動アンプ２２４の出力は、電圧比較部２２０の出力となる。

上述した電圧比較部２２０の各部が動作するための電源である電源ＶＤＤ２及びＶＳＳ２は、外部電源供給部３００（図１参照）から、一旦、電源端子２９３及び２９４を夫々介してレギュレータ２３０に供給され、レギュレータ２３０によって電圧が安定化された後に、電圧比較部２２０に供給されている。このように、電源ＶＤＤ２及びＶＳＳ２は、ロジックブロック２１０を動作させるための電源である電源ＶＤＤ１及びＶＳＳ１とは別系統で供給され、更に、レギュレータ２３０によって電圧が安定化されるため、電圧比較部２２０は、ロジックブロック２１０が発生させるノイズの影響を受けることなく正確に動作することができる。

図４は、本実施形態に係る電圧比較部の出力波形の一例を示す波形図である。

図４では、図３を参照して上述した差動アンプ２２４の一方の差動入力に電源ＶＤＤ１が入力された場合における電圧比較部２２０から出力される信号の波形を示している。

図４において、波形６０は、電源ＶＤＤ１の電圧の変動を示している。電源ＶＤＤ１には、電源ノイズが生じており、本来とるべき電圧である設定電圧値（例えば１．０Ｖ）に対して変動している。電圧比較部２２０の出力である信号７０は、波形６０の高さ（即ち、電源ＶＤＤ１の電圧）が基準電圧値Ｖｒｅf（例えば１．２Ｖ）を上回っている場合には、ハイレベル（Ｈ）になり、波形６０の高さが基準電圧値Ｖｒｅｆ以下の場合には、ローレベル（Ｌ）になるパルス信号となる。尚、電圧比較部２２０は、半導体集積回路２００の内部に設けられているため、高周波の電源ノイズも減衰することなく電圧比較部２２０へ入力され、電圧比較部２２０の出力に反映される。また、基準電圧値Ｖｒｅｆの大きさは、可変抵抗２２２及び２２３（図３参照）の抵抗値を調節することにより変更可能である。

図１に戻り、パルス整形部２３１は、ラッチ回路を含んで構成され、クロック制御部２３２から供給されるクロック信号を用いて電圧比較部２２０から出力されるパルス信号の波形を整形する。具体的には、パルス整形部２３１は、電圧比較部２２０から出力されるパルス信号に含まれるパルスが、クロック信号に同期して立ち上がり及び立ち下がるように、このパルス信号を整形して電源ノイズデータ信号として出力する。このように、本実施形態では、上述した電圧比較部２２０及びパルス整形部２３１によって、ロジックブロック２１０を動作させるための電源ＶＤＤ１及びＶＳＳ１に生じる電源ノイズをアナログ信号からデジタル信号に変換することができる。

クロック制御部２３２は、パルス整形部２３１へのクロック信号の供給を制御する回路である。具体的には、クロック制御部２３２は、パルス整形部２３１へのクロック信号の送信開始及び送信停止を制御する。尚、クロック制御部２３２がパルス整形部２３１へ供給するクロック信号は、半導体集積回路２００の外部から外部端子を介して入力されたものであってもよいし、半導体集積回路２００の内部で生成されたものであってもよい。

カウンタ２４０は、パルス整形部２３１から出力される電源ノイズデータ信号に含まれるパルスを受信するたびに保持する値を１だけ増加させる回路である。カウンタ２４０は、タイマ２４２によって設定される一定期間（以下、適宜「タイマ設定期間」とも呼ぶ）毎に保持する値をリセット或いはクリアする（即ち、ゼロにする）。具体的には、カウンタ２４０は、タイマ２４２から一定期間毎に供給されるリセットパルスに応じて保持する値をゼロにする。尚、カウンタ２４０は、本発明に係る「カウント手段」の一例である。

タイマ２４２は、システムサービスプロセッサ４００から外部端子２９５を介して供給されるタイマ設定信号に基づいて、一定期間（即ち、タイマ設定期間）毎にリセットパルスを出力する。尚、タイマ２４２は、本発明に係る「所定期間設定手段」の一例である。

セレクタ２４５は、システムサービスプロセッサ４００から外部端子２９６を介して供給される選択信号に基づいて、パルス整形部２３１から出力される電源ノイズデータ信号とカウンタ２４０に保持された値（以下、適宜「カウンタ値」とも呼ぶ）とのいずれか一方を選択してメモリ２８０に出力する。

書込制御部２５０は、メモリ２８０へのデータの書き込みを制御する回路であり、メモリ２８０のライトアドレス（或いは書き込みアドレス、即ち、メモリ２８０におけるデータを書き込むべきエントリを示すアドレス）を生成するカウンタを含んで構成されている。書込制御部２５０は、システムサービスプロセッサ４００から供給される選択信号に応じて、タイマ２４２から出力されるリセットパルスに基づくタイマ設定期間毎或いはクロック制御部２３２から供給されるクロック信号のクロックサイクル期間毎に、ライトアドレスのカウントアップを行う。書込制御部２５０は、後述するエラー検出部２６０から入力される停止信号に応じて、ライトアドレスのカウントアップを停止する（即ち、メモリ２８０へのデータの書き込みを停止する）。

エラー検出部２６０は、ロジックブロック２１０からバス５０に出力されるデータにおける例えばＥＣＣエラー、ＣＲＣエラー、パリティエラー等のデータエラーを検出する。即ち、エラー検出部２６０は、ロジックブロック２１０によって処理されるデータに付加されている例えばパリティビット、ＥＣＣ符号、ＣＲＣ符号等の誤り検出符号に基づいて、ロジックブロック２１０からバス５０に出力されるデータに生じたエラーを検出する。エラー検出部２６０は、エラーを検出した場合には、エラーを検出した時点から所定の停止期間後に停止信号を書込制御部２５０に出力する。エラー検出部２６０は、エラーを検出した場合には、エラーの内容を示すエラー情報としてのエラー検出パルスをメモリ２８０に出力する。また、エラー検出部２６０は、エラーを検出すると、システムサービスプロセッサ４００に外部端子２９７を介して割り込み信号を通知する。エラー検出部２６０は、所定の停止期間がシステムサービスプロセッサ４００によって任意に設定可能に構成されている。

読込制御部２７０は、メモリ２８０からのデータの読み込みを制御する回路であり、メモリ２８０のリードアドレス（或いは読み込みアドレス、即ち、メモリ２８０における読み込むべきデータが記憶されたエントリを示すアドレス）を生成するカウンタを含んで構成されている。読込制御部２７０は、システムサービスプロセッサ４００から外部端子２９８を介して入力される読込指示信号に応じて、リードアドレスのカウントアップを行う。メモリ２８０に記憶されたデータは、外部端子２９９を介してシステムサービスプロセッサ４００に読み込まれる。

メモリ２８０は、ＲＡＭ（Random Access Memory）等であり、データの書き込み及び読み出しが可能なメモリである。メモリ２８０には、書込制御部２５０による制御下で、セレクタ２５０から出力されるカウンタ値或いは電源ノイズデータ信号が電源ノイズ情報として書き込まれると共に、この電源ノイズ情報と対応付けられてバス５０上のデータがデータ情報として書き込まれる。更に、エラー検出部２６０によってエラーが検出された場合には、エラー検出部２６０から出力されるエラー情報が電源ノイズ情報及びデータ情報に対応付けられてメモリ２８０に書き込まれる。尚、メモリ２８０は、本発明に係る「記憶手段」の一例である。

図５は、本実施形態に係るメモリのメモリフォーマットを示す概念図である。

図５に示すように、メモリ２８０は、３２０ビット×１０２４エントリのメモリサイズを有している。各エントリ２８１には、エラー情報、電源ノイズ情報及びデータ情報が記憶される。エラー情報、電源ノイズ情報及びデータ情報は、第０番のエントリ２８１から第１０２３番のエントリ２８１まで順次に書き込まれることで、メモリ２８０に蓄積される。第１０２３番のエントリ２８１に書き込まれた後には、再び第０番のエントリ２８１から順次に書き込まれる。エラー情報としては、エラー検出部２６０から出力されるエラー検出パルスに基づいて、エラーが検出された時刻やエラーの種類（例えばＥＣＣエラー、ＣＲＣエラー、パリティエラーなど）などがメモリ２８０に書き込まれる。電源ノイズ情報としては、セレクタ２４５から出力されるカウンタ値或いは電源ノイズデータ信号がメモリ２８０に書き込まれる。データ情報としては、バス５０上のデータ（即ち、ＣＰＵ１００及び半導体集積回路２００間のデータ）がその時間情報と共にメモリ２８０に書き込まれる。

図１に戻り、外部電源供給部３００は、ロジックブロック２１０及び電圧比較部２２０の各々に動作に必要な電源を供給する。

システムサービスプロセッサ４００は、一般的にＳＶＰ(Service Processor)と呼ばれる半導体集積回路２００を含むシステムの全体の動作を制御するシステム制御装置である。システムサービスプロセッサ４００は、セレクタ２４５から出力されるカウンタ値或いは電源ノイズデータ信号とバス５０上のデータとを互いに対応付けてメモリ２８０に書き込むと共に、エラー検出部２６０によってエラーが検出されたタイミングに応じてメモリ２８０への書き込みが停止されるように、書込制御部２５０を制御する。尚、システムサービスプロセッサ４００は、本発明に係る「制御部」の一例である。

次に、上述のように構成された本実施形態に係る情報処理装置の半導体集積回路を検査する検査時における、本実施形態に係る情報処理装置の動作について、図１に加えて図６から図８を参照して説明する。

図６は、タイマ設定期間毎に電源ノイズ情報及びデータ情報がメモリに書き込まれる場合の本実施形態に係る情報処理装置の動作の一例を示すタイムチャートである。

図６では、書込制御部２５０がライトアドレスのカウントアップをタイマ設定期間Ｔ１毎に行う場合における、カウンタ２４０のカウンタ値、パルス整形部２３１から出力される電源ノイズデータ信号、タイマ２４２から出力されるリセットパルス、バス５０上のデータ、並びにメモリ２８０に書き込まれるノイズ量及びデータ情報を時系列的に示している。また、以下では、検査時において、電源ＶＤＤ１に生ずる電源ノイズを観測する場合を例にとり説明する。即ち、図３を参照して上述した差動アンプ２２４の一方の差動入力に電源ＶＤＤ１が入力された場合を例にとり説明する。尚、電源ＶＳＳ１に生ずる電源ノイズを観測する場合についても、以下に説明する場合と概ね同様である。

図１において、ロジックブロック２１０に供給される電源ＶＤＤ１に生じている電源ノイズを示すパルス信号が電圧比較部２２０からパルス整形部２３１に入力される。尚、図３及び図４を参照して上述したように、このパルス信号は、電圧比較部２２０によって電源ＶＤＤ１が基準電圧値Ｖｒｅｆと比較されることにより生成される。

次に、電圧比較部２２０からパルス整形部２３１に入力されたパルス信号は、クロック制御部２３２から供給されるクロック信号を用いてパルス整形部２３１によってその波形が整形される。波形が整形されたパルス信号は、電源ノイズデータ信号としてパルス整形部２３１からカウンタ２４０に入力される。

図１及び図６において、カウンタ２４０は、電源ノイズデータ信号に含まれるパルスＰｎ毎にカウンタ値を１ずつ増加させる（即ち、カウントアップする）。カウンタ２４０は、タイマ２４２からタイマ設定期間Ｔ１毎に入力されるリセットパルスＰｔに応じてカウンタ値をリセット或いはクリアする。即ち、カウンタ２４０は、タイマ設定期間Ｔ１毎にカウンタ値をリセットする。図６に示す例では、カウンタ２４０は、パルスＰｎが入力されるタイミング毎にカウントアップすることでカウンタ値を０から２まで増加させた後、リセットパルスＰｔに応じてリセットすることによりカウンタ値を０としている。その後、カウンタ２４０は、パルスＰｎが入力されるタイミング毎にカウントアップすることでカウンタ値を０から３まで増加させた後、リセットパルスＰｔに応じてリセットすることによりカウンタ値を０としている。尚、電源ノイズデータ信号に含まれるパルスＰｎは、図４を参照して上述したように基準電圧値Ｖｒｅｆを上回る電源ノイズに対応するものであることから、ノイズパルスと呼ぶこともできる。

この動作例では、書込制御部２５０によって、タイマ設定期間Ｔ１毎に、カウンタ値がノイズ情報（即ち、電源ノイズの発生の有無を示す情報）としてメモリ２８０に書き込まれると共にバス５０上のデータが基準電圧値Ｖｒｅｆを超えた電圧のノイズ発生の有無に対応付けられてメモリ２８０に書き込まれる。即ち、タイマ２４２から書込制御部２５０にリセットパルスＰｔが入力されると、そのリセットパルスＰｔが入力されたタイミングにおけるカウンタ値及びバス５０上のデータが、メモリ２８０上の同一のエントリ２８１（図５参照）に書込制御部２５０によって書き込まれる。尚、ノイズ情報は、電源ノイズ情報の一部としてメモリ２８０に書き込まれ、バス５０上のデータは、データ情報の一部としてメモリ２８０に書き込まれる。図６に示す例では、一のリセットパルスＰｔが書込制御部２５０に入力されたタイミングにおけるカウンタ値「２」及びバス５０上のデータ「ｉ」がメモリ２８０上の同一のエントリ２８１に書き込まれ、一のリセットパルスＰｔよりもタイマ設定期間Ｔ１だけ後に他のリセットパルスＰｔが書込制御部２５０に入力されたタイミングにおけるカウンタ値「３」及びバス５０上のデータ「ｗ」がメモリ２８０上の同一のエントリ２８１（具体的には、カウンタ値「２」及びバス５０上のデータ「ｉ」が書き込まれたエントリ２８１からカウントアップされたエントリ２８１）に書き込まれる。更に他のリセットパルスＰｔが書込制御部２５０に入力されたタイミングにおけるカウンタ値「６」及びバス５０上のデータ「ｄｄ」が同一のエントリ２８１に書き込まれる。尚、図６では、バス５０上のデータが「ａ」、「ｂ」、「ｃ」、・・・、「ｚ」、・・・、「ａａ」、・・・、「ｇｇ」として時系列的に示されている。

このように、電源ノイズの観測時において、情報処理装置１では、半導体集積回路２００上のメモリ２８０に、基準電圧値Ｖｒｅｆを超えた電圧の電源ノイズのノイズ情報とバス５０上のデータとが互いに対応付けられて書き込まれる。ここで、この動作例では特に、タイマ設定期間Ｔ１毎にノイズ情報及びバス５０上のデータがメモリ２８０に書き込まれる。

図７は、クロックサイクル期間毎に電源ノイズ情報及びデータ情報がメモリに書き込まれる場合の本実施形態に係る情報処理装置の動作の一例を示すタイムチャートである。

図７では、書込制御部２５０がライトアドレスのカウントアップをクロックサイクル期間Ｔ２毎に行う場合における、パルス整形部２３１から出力される電源ノイズデータ信号、バス５０上のデータ、並びにメモリ２８０に書き込まれるノイズ情報及びデータ情報を時系列的に示している。尚、以下では、図６を参照して上述した動作例（即ち、タイマ設定期間Ｔ１毎にノイズ情報及びバス５０上のデータがメモリ２８０に書き込まれる動作例）と異なる点について詳細に説明し、図６を参照して上述した動作例と同様な点については、適宜説明を省略する。

図１及び図７において、書込制御部２５０によって、クロックサイクル期間Ｔ２毎に、パルス整形部２３１から出力される電源ノイズデータ信号がノイズ情報としてメモリ２８０に書き込まれると共にバス５０上のデータがノイズ情報に対応付けられてメモリ２８０に書き込まれる。具体的には、電源ノイズデータ信号に基準電圧値Ｖｒｅｆを超えた電圧の電源ノイズが発生していることを示すパルスＰｎが含まれている期間に対応してノイズ情報として「１」が、電源ノイズデータ信号にパルスＰｎが含まれていない期間に対応してノイズ情報として「０」が、クロックサイクル期間Ｔ２毎にメモリ２８０に書き込まれる。言い換えれば、電源ノイズデータ信号がパルスＰｎの有無に応じて「０」又は「１」にクロックサイクル期間Ｔ２毎に変換されてノイズ情報としてメモリ２８０に書き込まれる。更に、クロックサイクル期間Ｔ２毎にバス５０上のデータがメモリ２８０に書き込まれる。図７に示す例では、クロックサイクル期間Ｔ２毎にバス５０上のデータ「ａ」、「ｂ」、「ｃ」、・・・、「ｚ」、・・・、「ａａ」、・・・、「ｆｆ」がメモリ２８０に順次に書き込まれる。バス５０上のデータ「ａ」がメモリ２８０に書き込まれる際には、電源ノイズデータ信号にパルスＰｎが含まれていないので、データ「ａ」が書き込まれるエントリ２８１（図５参照）にノイズ情報として「０」が書き込まれる。続くバス５０上のデータ「ｂ」がメモリ２８０に書き込まれる際には、電源ノイズデータ信号にパルスＰｎが含まれているので、データ「ｂ」が書き込まれるエントリ２８１にノイズ情報として「１」が書き込まれる。以下同様に、バス５０上のデータがメモリ２８０に書き込まれる際には、電源ノイズデータ信号にパルスＰｎが含まれるか否かに応じて、該バス５０上のデータが書き込まれるエントリ２８１にノイズ情報として「１」又は「０」が書き込まれる。

このように、この動作例でも、図６を参照して上述した動作例と同様に、メモリ２８０に、電源ノイズのノイズ情報とバス５０上のデータとが互いに対応付けられて書き込まれる。ここで、この動作例では特に、クロックサイクル期間Ｔ２毎にノイズ情報及びバス５０上のデータがメモリ２８０に書き込まれる。

図８は、エラーが検出された際の本実施形態に係る情報処理装置の動作を示すタイムチャートである。

図８では、書込制御部２５０がライトアドレスのカウントアップをクロックサイクル期間Ｔ２毎に行っている場合において、エラー検出部２６０によってエラーが検出された際の、エラー検出部２６０から出力されるエラー検出パルス及び停止信号、パルス整形部２３１から出力される電源ノイズデータ信号、バス５０上のデータ、並びにメモリ２８０に書き込まれるノイズ情報及びデータ情報を時系列的に示している。

図１及び図８において、エラー検出部２６０は、ロジックブロック２１０からバス５０に出力されるデータにおけるエラーを検出すると、エラー検出パルスＰｅをメモリ２８０に出力する。この際、書込制御部２５０によって、エラー検出パルスＰｅはエラー情報としてメモリ２８０に書き込まれる。即ち、エラー検出パルスＰｅに基づいて、エラーが検出された時刻やエラーの種類などのエラー情報が、エラー検出パルスＰｅが出力されたタイミングにおけるノイズ情報及びバス５０上のデータと共にメモリ２８０における同一のエントリ２８１（図５参照）に書き込まれる。更に、エラー検出部２６０は、エラーを検出した時点（言い換えれば、エラー検出パルスＰｅを出力した時点）から停止期間Ｔ３後に停止信号Ｐｓを書込制御部２５０に出力する。書込制御部２５０は、停止信号Ｐｓが入力されると、メモリ２８０への電源ノイズのノイズ情報とバス５０上のデータとの書き込みを停止する。図８に示す例では、停止信号Ｐｓが書込制御部２５０に入力されたタイミングにおけるノイズ情報「０」及びデータ「ｕ」がメモリ２８０上の同一のエントリ２８１に書き込まれた後に、メモリ２８０へのノイズ情報及びバス５０上のデータの書き込みが停止され、その後のデータ「ｖ」、「ｗ」、・・・、「ｇｇ」等はメモリ２８０に書き込まれない。

よって、エラー検出部２６０によってエラーが検出されたタイミングの前後（言い換えれば、エラーが検出された瞬間を含む期間）におけるノイズ情報及びバス５０上のデータをメモリ２８０に記憶させた状態にすることができる。従って、メモリ２８０に互いに対応付けられて記憶されたノイズ情報及びバス５０上のデータをメモリ２８０から読込制御部２７０によってシステムサービスプロセッサ４００に読み込むことにより、ロジックブロック２１０からバス５０に出力されるデータにエラーが発生した時点を含む期間における電源ノイズのノイズ情報及びバス５０上のデータ、並びにノイズ情報とバス上のデータとの相関関係を解析することが可能となる。即ち、ロジックブロック２１０からバス５０を介してＣＰＵ１００に出力されるデータにエラーが発生するデータエラー発生時におけるデータパターン及び電源ノイズを解析することが可能となり、更に、データエラー発生時におけるデータパターンと電源ノイズとの相関関係を解析することも可能となる。例えば、基準電圧値Ｖｒｅｆを超えた電圧の電源ノイズの発生頻度がどれくらいのときにデータエラーが発生するのか、或いは、基準電圧値Ｖｒｅｆを超えた電圧の電源ノイズの発生とデータパターンとのどのような組み合わせによってデータエラーが発生するのかなどを把握することが可能となる。加えて、例えば、データエラー発生時において電源ノイズが検出されていない場合などに、データエラー発生の原因が電源ノイズではないなどのようにデータエラー発生の原因の切り分けを行うことも可能となる。

尚、ここでは、書込制御部２５０がライトアドレスのカウントアップをクロックサイクル期間Ｔ２毎に行っている場合における、エラーが検出された際の本実施形態に係る情報処理装置１の動作の一例について説明したが、図６を参照して上述した書込制御部２５０がライトアドレスのカウントアップをタイマ設定期間Ｔ１毎に行っている場合においても、概ね同様に、書込制御部２５０によって、エラー検出パルスＰｅがエラー情報としてメモリ２８０に書き込まれると共に、エラー検出部２６０によってエラーが検出された時点から所定の停止期間後に停止信号Ｐｓに応じて、メモリ２８０へのノイズ情報及びバス５０上のデータの書き込みが停止される。

次に、比較例に係る半導体集積回路におけるエラー検出方法及び電源ノイズの測定方法について、図９を参照して説明する。

図９は、比較例に係る半導体集積回路におけるエラー検出方法及び電源ノイズの測定方法を示すブロック図であり、図９（ａ）は、比較例に係る半導体集積回路におけるエラー検出方法を示しており、図９（ｂ）は、比較例に係る半導体集積回路における電源ノイズの測定方法を示している。

図９（ａ）において、比較例に係る半導体集積回路１２００は、ロジックブロック１２１０と、エラー検出部１２６０とを有している。ロジックブロック１２１０は、ＣＰＵ（図示省略）とバスを介して接続されており、演算処理等の処理を実行する回路ブロックである。ロジックブロック１２１０は、電源ＶＤＤ３及びＶＳＳ３の一組の電源の供給を外部電源供給部（図示省略）から受けて動作する。エラー検出部１２６０は、ロジックブロック１２１０における例えばＥＣＣエラー、ＣＲＣエラー、パリティエラー等のデータエラーを検出する。エラー検出部１２６０は、エラーを検出すると、システムサービスプロセッサ１４００に割り込み信号を通知する。このように、半導体集積回路１２００におけるエラー検出は、エラー検出部１２６０によってシステムサービスプロセッサ１４００に割り込み信号を通知することにより行われる。

一方、図９（ｂ）に示すように、比較例に係る半導体集積回路１２００における電源ＶＤＤ３の電源ノイズの測定は、電源ノイズ観測用の外部端子１２９０にプローブ１５１０を介して接続されたオシロスコープ１５００を用いて行われる。この測定方法では、半導体集積回路１２００内部から外部端子１２９０を介してプローブ１５１０へ引き出される経路上で電源ノイズの高周波成分が減衰してしまうため、低周波の電源ノイズしか観測されない。また、この測定方法では、電源ＶＤＤ３を引き出すための配線がアンテナとなり、ノイズを受けてしまう場合がある。

更に、上述した比較例のように、エラー検出と電源ノイズの測定とを分けて行う場合（つまり、エラー検出を行った後に、オシロスコープ１５００を半導体集積回路１２００に接続して電源ノイズの測定を行う場合）には、エラーが検出される瞬間の電源ノイズを観測することができず、エラーと電源ノイズとの相関関係を解析することが困難である。

しかるに、本実施形態によれば、図１から図８を参照して上述したように、半導体集積回路２００の内部に設けられた電圧比較部２２０及びパルス整形部２３０によって電源ノイズデータ信号が生成される。よって、電源ノイズデータ信号には、高周波の電源ノイズも減衰することなく反映される。従って、高周波成分を含む電源ノイズを観測することができる。

更に、本実施形態によれば、電源ノイズデータ信号に基づく電源ノイズ情報が、バス５０上のデータのデータ情報と対応付けてメモリ２８０に書き込まれ、この書込みは、エラー検出部２６０によってエラーが検出されたタイミングから停止期間Ｔ３後に停止される。よって、エラー検出部２６０によってエラーが検出されたタイミングの前後におけるノイズ量及びバス５０上のデータをメモリ２８０に記憶させた状態にすることができる。従って、データエラー発生時におけるデータパターン及び電源ノイズ、並びにデータパターンと電源ノイズとの相関関係を解析することが可能となる。

以上説明したように、本実施形態によれば、データエラー発生時におけるデータパターン及び電源ノイズ、並びにデータパターンと電源ノイズとの相関関係を解析することが可能となる。

実施形態は、上述した実施形態の例に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う半導体集積回路及びその制御方法、並びに情報処理装置もまた本発明の技術的範囲に含まれるものである。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
演算処理装置にバスを介して接続される回路ブロックと、
前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することにより電源ノイズデータ信号を生成する電源ノイズデータ信号生成手段と、
前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出手段と、
前記電源ノイズデータ信号に基づく電源ノイズ情報と前記バス上のデータとを互いに対応付けて記憶手段に書き込むと共に、前記エラー検出手段によって前記エラーが検出されたタイミングに応じて、前記記憶手段に書き込むことを停止する書込制御手段と
を備えることを特徴とする半導体集積回路。
（付記２）
前記電源ノイズデータ信号生成手段は、
前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較手段と、
前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形手段と
を有し、
前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント手段を更に備え、
前記書込制御手段は、前記所定期間毎に、前記カウント手段がカウントしたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込む
ことを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記エラー検出手段は、前記エラーを検出した場合には、前記エラーの内容を示すエラー情報を出力し、
前記書込制御手段は、前記エラー検出手段によって前記エラーが検出された場合には、前記エラー情報を前記電源ノイズ情報及び前記バス上のデータと対応付けて前記記憶手段に書き込むと共に、前記エラーが検出されたタイミングから所定の停止期間を経過した後に、前記記憶手段に前記電源ノイズ情報、前記バス上のデータ及び前記エラー情報を書き込むことを停止する
ことを特徴とする付記１又は２に記載の半導体集積回路。
（付記４）
前記所定期間を外部から設定可能な所定期間設定手段を更に備えることを特徴とする付記２又は３に記載の半導体集積回路。
（付記５）
前記所定期間は、前記クロック信号のクロックサイクル期間と同一であることを特徴とする付記２又は３に記載の半導体集積回路。
（付記６）
演算処理装置と、
前記演算処理装置にバスを介して接続される回路ブロックと、前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することにより電源ノイズデータ信号を生成する電源ノイズデータ信号生成手段と、前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出手段と、データを記憶可能な記憶手段と、該記憶手段へのデータの書き込みを制御する書込制御手段とを有する半導体集積回路と、
前記電源ノイズデータ信号に基づく電源ノイズ情報と前記バス上のデータとを互いに対応付けて前記記憶手段に書き込むと共に、前記エラー検出手段によって前記エラーが検出されたタイミングに応じて前記記憶手段に書き込むことを停止するように、前記書込制御手段を制御する制御部と
を備えることを特徴とする情報処理装置。
（付記７）
前記半導体集積回路は、前記電源ノイズデータ信号生成手段の一部として、前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較手段と、前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形手段とを有すると共に、前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント手段とを有し、
前記制御部は、前記所定期間毎に、前記カウント手段がカウントしたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込むように、前記書込制御手段を制御する
ことを特徴とする付記６に記載の情報処理装置。
（付記８）
前記エラー検出手段は、前記エラーを検出した場合には、該エラーの内容を示すエラー情報を出力すると共に前記制御部に割り込み信号を出力し、
前記制御部は、前記エラー検出手段から前記割り込み信号が入力された場合には、前記エラー情報を前記電源ノイズ情報及び前記バス上のデータと対応付けて前記記憶手段に書き込むと共に、前記エラーが検出されたタイミングから所定の停止期間を経過した後に、前記記憶手段に前記電源ノイズ情報、前記バス上のデータ及び前記エラー情報を書き込むことを停止するように、前記書込制御手段を制御する
ことを特徴とする付記６又は７に記載の情報処理装置。
（付記９）
演算処理装置にバスを介して接続される回路ブロックと、データを記憶する記憶部とを備えた半導体集積回路を制御する半導体集積回路の制御方法であって、
前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することにより電源ノイズデータ信号を生成する電源ノイズデータ信号生成工程と、
前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出工程と、
前記電源ノイズデータ信号に基づく電源ノイズ情報と前記バス上のデータとを互いに対応付けて前記記憶部に書き込むと共に、前記エラー検出工程によって前記エラーが検出されたタイミングに応じて前記記憶部に書き込むことを停止する書込制御工程と
を含むことを特徴とする半導体集積回路の制御方法。
（付記１０）
前記エラー検出工程は、前記エラーを検出した場合には、前記エラーの内容を示すエラー情報を出力し、
前記書込制御工程は、前記エラー検出工程において前記エラーが検出された場合には、前記エラー情報を前記電源ノイズ情報及び前記バス上のデータと対応付けて前記記憶手段に書き込むと共に、前記エラーが検出されたタイミングから所定の停止期間を経過した後に、前記記憶手段に前記電源ノイズ情報、前記バス上のデータ及び前記エラー情報を書き込むことを停止する
ことを特徴とする付記９に記載の半導体集積回路の制御方法。

本実施形態に係る情報処理装置の構成を示すブロック図である。 本実施形態に係る情報処理装置の全体構成を示すブロック図である。 本実施形態に係る電圧比較部の回路構成を示す回路図である。 本実施形態に係る電圧比較部の出力波形の一例を示す波形図である。 本実施形態に係るメモリのメモリフォーマットを示す概念図である。 タイマ設定期間毎に電源ノイズ情報及びデータ情報がメモリに書き込まれる場合の本実施形態に係る情報処理装置の動作の一例を示すタイムチャートである。 クロックサイクル期間毎に電源ノイズ情報及びデータ情報がメモリに書き込まれる場合の本実施形態に係る情報処理装置の動作の一例を示すタイムチャートである。 エラーが検出された際の本実施形態に係る情報処理装置の動作を示すタイムチャートである。 比較例に係る半導体集積回路におけるエラー検出方法及び電源ノイズの測定方法を示すブロック図である。

符号の説明

１ 情報処理装置
５０ バス
１００ ＣＰＵ
２００ 半導体集積回路
２１０ ロジックブロック
２２０ 電圧比較部
２３０ レギュレータ
２３１ パルス整形部
２３２ クロック制御部
２４０ カウンタ
２４２ タイマ
２５０ 書込制御部
２６０ エラー検出部
２７０ 読込制御部
２８０ メモリ
３００ 外部電源供給部
４００ システムサービスプロセッサ

Claims (8)

1. 演算処理装置にバスを介して接続される回路ブロックと、
   前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することによりパルス列からなる電源ノイズデータ信号を生成する電源ノイズデータ信号生成手段と、
   前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出手段と、
   前記電源ノイズデータ信号の前記パルス列のパターンを表す電源ノイズ情報と前記バス上のデータとを互いに対応付けて記憶手段に書き込むと共に、前記エラー検出手段によって前記エラーが検出されたタイミングに応じて、前記記憶手段に書き込むことを停止する書込制御手段と
   を備え、
   前記電源ノイズデータ信号生成手段は、
   前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較手段と、
   前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形手段と、
   を有し、
   前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント手段を更に備え、
   前記書込制御手段は、前記所定期間毎に、前記カウント手段がカウントしたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込む、
   ことを特徴とする半導体集積回路。
2. 前記エラー検出手段は、前記エラーを検出した場合には、前記エラーの内容を示すエラー情報を出力し、
   前記書込制御手段は、前記エラー検出手段によって前記エラーが検出された場合には、前記エラー情報を前記電源ノイズ情報及び前記バス上のデータと対応付けて前記記憶手段に書き込むと共に、前記エラーが検出されたタイミングから所定の停止期間を経過した後に、前記記憶手段に前記電源ノイズ情報、前記バス上のデータ及び前記エラー情報を書き込むことを停止する
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記所定期間を外部から設定可能な所定期間設定手段を更に備えることを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記所定期間は、前記クロック信号のクロックサイクル期間と同一であることを特徴とする請求項１又は２に記載の半導体集積回路。
5. 演算処理装置と、
   前記演算処理装置にバスを介して接続される回路ブロックと、前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することによりパルス列からなる電源ノイズデータ信号を生成する電源ノイズデータ信号生成手段と、前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出手段と、データを記憶可能な記憶手段と、該記憶手段へのデータの書き込みを制御する書込制御手段とを有する半導体集積回路と、
   前記電源ノイズデータ信号の前記パルス列のパターンを表す電源ノイズ情報と前記バス上のデータとを互いに対応付けて前記記憶手段に書き込むと共に、前記エラー検出手段によって前記エラーが検出されたタイミングに応じて前記記憶手段に書き込むことを停止するように、前記書込制御手段を制御する制御部と、
   を備え、
   前記半導体集積回路は、前記電源ノイズデータ信号生成手段の一部として、前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較手段と、前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形手段とを有すると共に、前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント手段とを有し、
   前記制御部は、前記所定期間毎に、前記カウント手段がカウントしたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込むように、前記書込制御手段を制御する、
   ことを特徴とする情報処理装置。
6. 前記エラー検出手段は、前記エラーを検出した場合には、該エラーの内容を示すエラー情報を出力すると共に前記制御部に割り込み信号を出力し、
   前記制御部は、前記エラー検出手段から前記割り込み信号が入力された場合には、前記エラー情報を前記電源ノイズ情報及び前記バス上のデータと対応付けて前記記憶手段に書き込むと共に、前記エラーが検出されたタイミングから所定の停止期間を経過した後に、前記記憶手段に前記電源ノイズ情報、前記バス上のデータ及び前記エラー情報を書き込むことを停止するように、前記書込制御手段を制御する
   ことを特徴とする請求項５に記載の情報処理装置。
7. 演算処理装置にバスを介して接続される回路ブロックと、データを記憶する記憶部とを備えた半導体集積回路を制御する半導体集積回路の制御方法であって、
   前記回路ブロックを動作させる電源の電源電圧に生じる電源ノイズをアナログ信号からデジタル信号に変換することによりパルス列からなる電源ノイズデータ信号を生成する電源ノイズデータ信号生成工程と、
   前記回路ブロックから前記バスに出力されるデータのエラーを検出するエラー検出工程と、
   前記電源ノイズデータ信号の前記パルス列のパターンを表す電源ノイズ情報と前記バス上のデータとを互いに対応付けて前記記憶部に書き込むと共に、前記エラー検出工程によって前記エラーが検出されたタイミングに応じて前記記憶部に書き込むことを停止する書込制御工程と、
   を含み、
   前記電源ノイズデータ信号生成工程は、
   前記電源電圧を基準電圧と比較することにより、前記電源電圧が前記基準電圧よりも高い場合に比較信号を生成する電圧比較工程と、
   前記比較信号をクロック信号に基づいて整形することにより、前記電源ノイズデータ信号をパルス信号として生成するパルス整形工程と
   を有し、
   前記電源ノイズデータ信号に含まれるパルスの数を、所定期間毎にカウントするカウント工程を更に有し、
   前記書込制御工程は、前記所定期間毎に、前記カウント工程でカウントされたカウント値を前記所定期間における前記電源ノイズ情報として、前記バス上のデータに対応付けて前記記憶手段に書き込む工程を有する、
   ことを特徴とする半導体集積回路の制御方法。
8. 前記エラー検出工程は、前記エラーを検出した場合には、前記エラーの内容を示すエラー情報を出力し、
   前記書込制御工程は、前記エラー検出工程において前記エラーが検出された場合には、前記エラー情報を前記電源ノイズ情報及び前記バス上のデータと対応付けて前記記憶手段に書き込むと共に、前記エラーが検出されたタイミングから所定の停止期間を経過した後に、前記記憶手段に前記電源ノイズ情報、前記バス上のデータ及び前記エラー情報を書き込むことを停止する
   ことを特徴とする請求項７に記載の半導体集積回路の制御方法。

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