KR20090124934A - 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치 - Google Patents

반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치 Download PDF

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Abstract

본 발명은 반도체 집적 회로의 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석 가능하게 하는 것을 과제로 한다.
반도체 집적 회로(200)는, 연산 처리 장치에 버스를 통해 접속되는 회로 블록(210)과, 회로 블록을 동작시키는 전원에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단(220, 230, 231, 232)과, 회로 블록으로부터 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단(260)과, 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 버스상의 데이터를 서로 대응시켜 기억 수단(280)에 기입하는 동시에, 에러 검출 수단에 의해 에러가 검출된 타이밍에 따라, 기억 수단에 기입하는 것을 정지하는 기입 제어 수단(250)을 구비한다.
Figure P1020090041976
반도체 집적 회로, 전원 노이즈, 데이터 에러, 데이터 패턴

Description

반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR CONTROLLING THE SAME, AND INFORMATION PROCESSING DEVICE}
본 발명은 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치에 관한 것으로서, 특히, 반도체 집적 회로에서의 에러 해석에 관계되는 기술분야에 관한 것이다.
최근, 반도체 집적 회로의 제조 프로세스의 미세화가 진행함에 따라서, 미세화한 회로 배선에 전원 노이즈의 영향에 의한 오동작 등, 전원 노이즈가 반도체 집적 회로의 동작에 미치는 영향이 커지고 있다. 전원 노이즈에 대한 대책을 세우기 위해서는, 우선, 오동작의 원인으로 되는 전원 노이즈를 정확하게 관측하는 것이 필요하다.
전원 노이즈의 관측 방법으로서는, 종래, 반도체 집적 회로 또는 반도체 집적 회로를 탑재한 전자 기판에 프로브를 통해 오실로스코프를 접속하여 관측하는 방법이 일반적이다. 이러한 반도체 집적 회로의 외부에 오실로스코프를 접속하여 관측하는 방법에서는, 예를 들면 1GHz를 넘는 속도로 동작하는 연산 처리 장치인 CPU(Central Processing Unit)나 CPU와 함께 고속으로 동작하는 칩셋 등의 반도체 집적 회로에 발생하는 고주파의 전원 노이즈를 반도체 집적 회로의 외부에서 관측 하는 것은 곤란하다. 즉, 고주파의 전원 노이즈는 감쇠하기 쉬울 뿐만 아니라, 일반 신호와는 다른 유의성(有意性)이 없는 랜덤 패턴이므로, 반도체 집적 회로의 내부에서 발생한 고주파의 전원 노이즈를 반도체 집적 회로의 외부에 접속된 오실로스코프에 의해 관측하는 것은 곤란하다. 그래서, 고주파의 전원 노이즈를 관측하기 쉽게 하기 위하여, 전원 노이즈의 관측을 행하는 회로를 온칩(on chip)으로 반도체 집적 회로에 탑재하는 기술이 제안되고 있다(예를 들면 특허문헌1 및 2 참조).
[특허문헌1] 일본국 특개2005-249408호 공보
[특허문헌2] 일본국 특개2004-212387호 공보
전원 노이즈는 반도체 집적 회로에서 예를 들면 ECC(Error Correcting Code) 에러, CRC(Cyclic Redundancy Check) 에러, 패리티 에러 등의 데이터 에러가 발생하는 원인으로 되는 경우가 있다. 한편, 이러한 데이터 에러는 데이터 패턴과 상관 관계가 있는 경우도 있다. 그러나, 상술한 기술에서는, 데이터 에러의 발생시에서의 데이터 패턴 및 전원 노이즈, 또는 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것이 곤란하다는 기술적 문제점이 있다. 이 때문에, 데이터 에러의 발생시에서, 예를 들면, 데이터 에러는 전원 노이즈에 의한 것인지, 데이터 패턴과 데이터 에러나 전원 노이즈와의 사이에 상관 관계가 있는 것인지, 또는, 데이터 에러는 전원 노이즈나 데이터 패턴과는 다른 외부 요인에 의한 것인지 등의 해석이 곤란하게 된다.
본 발명은 예를 들면 상술한 문제점을 감안한 것으로서, 예를 들면, 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것을 가능하게 하는 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치를 제공하는 것을 과제로 한다.
(반도체 집적 회로)
본 발명의 하나의 관점에서는, 반도체 집적 회로는, 연산 처리 장치에 버스를 통해 접속되는 회로 블록과, 상기 회로 블록을 동작시키는 전원의 전원 전압에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단과, 상기 회로 블록으로부터 상기 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단과, 상기 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 상기 버스상의 데이터를 서로 대응시켜 기억 수단에 기입하는 동시에, 상기 에러 검출 수단에 의해 상기 에러가 검출된 타이밍에 따라, 상기 기억 수단에 기입하는 것을 정지하는 기입 제어 수단을 구비한다.
이 반도체 집적 회로에 의하면, 그 검사시에는, 전원 노이즈 데이터 신호 생성 수단에 의해 생성된 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보가, 버스상의 데이터에 대응되어 예를 들면 메모리 등인 기억 수단에, 기입 제어 수단에 의해 기입된다. 더 구체적으로는, 전원 노이즈 데이터 신호 생성 수단은, 예를 들면, 전원 전압을 기준 전압과 비교함으로써, 전원 전압이 기준 전압보다도 높을 경우에 출력되는 비교 신호를 생성하는 전압 비교 수단을 갖고 있다. 전원 노이즈 데이터 신호 생성 수단은, 전압 비교 수단에 의해 생성된 비교 신호를 클록 신호에 의거하여 정형(整形)함으로써, 펄스 신호인 전원 노이즈 데이터 신호를 생성한다. 기입 제어 수단은, 예를 들면, 전원 노이즈 데이터 신호에서의 소정 기간 마다 포함되는 펄스의 수를, 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보로서 기억 수단에 기입한다. 이 때, 기입 제어 수단은, 전원 노이즈 정보에 대응시켜 버스상의 데이터도 기억 수단에 기입한다. 즉, 기억 수단에는, 예를 들면, 소정 기간마다, 소정 기간에서의 전원 노이즈 정보와 이 전원 노이즈 정보를 기입할 때 에서의(환언하면, 소정 기간마다의) 버스상의 데이터가 서로 대응되어 기억된다.
이 반도체 집적 회로에서는 특히, 기입 제어 수단은, 회로 블록으로부터 버스에 출력되는 데이터에 예를 들면 ECC 에러, CRC 에러, 패리티 에러 등의 에러가 에러 검출 수단에 의해 검출된 경우에는, 상기 에러가 검출된 타이밍에 따라 기억 수단에 기입하는 것을 정지한다. 예를 들면, 기입 제어 수단은, 회로 블록으로부터 버스에 출력되는 데이터에서의 에러가 에러 검출 수단에 의해 검출된 타이밍으로부터 소정의 정지 기간만큼 경과한 후에, 전원 노이즈 정보와 버스상의 데이터를 서로 대응시켜 기입하는 것을 정지한다. 그리하여, 회로 블록으로부터 버스에 출력되는 데이터에 에러가 검출된 타이밍(환언하면, 연산 처리 장치 및 회로 블록간의 버스를 흐르는 데이터에 에러가 발생한 시점)의 전후에서의 전원 노이즈 정보 및 버스상의 데이터를 기억 수단에 기억시킨 상태로 하는 것이 가능해진다. 따라서, 기억 수단에 서로 대응되어 기억된 전원 노이즈 정보 및 버스상의 데이터를 기억 수단으로부터 외부로 판독함으로써, 회로 블록으로부터 버스에 출력되는 데이터에 에러가 발생한 시점을 포함하는 기간에서의 전원 노이즈 정보 및 버스상의 데이터, 및 전원 노이즈 정보와 버스상의 데이터의 상관 관계를 해석하는 것이 가능해진다. 즉, 연산 처리 장치 및 회로 블록간의 버스를 흐르는 데이터에 에러가 발생하는 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈를 해석하는 것이 가능해지고, 또한, 데이터 에러 발생시에서의 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것도 가능해진다.
(정보 처리 장치)
본 발명의 다른 관점에서는, 정보 처리 장치는, 연산 처리 장치와, 상기 연산 처리 장치에 버스를 통해 접속되는 회로 블록과, 상기 회로 블록을 동작시키는 전원의 전원 전압에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단과, 상기 회로 블록으로부터 상기 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단과, 데이터를 기억 가능한 기억 수단과, 상기 기억 수단에의 데이터의 기입을 제어하는 기입 제어 수단을 갖는 반도체 집적 회로와, 상기 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 상기 버스상의 데이터를 서로 대응시켜 상기 기억 수단에 기입하는 동시에, 상기 에러 검출 수단에 의해 상기 에러가 검출된 타이밍에 따라 상기 기억 수단에 기입하는 것을 정지하도록, 상기 기입 제어 수단을 제어하는 제어부를 구비한다.
이 정보 처리 장치에 의하면, 상술한 본 발명의 하나의 관점에 따른 반도체 집적 회로와 대체로 동일하게, 회로 블록으로부터 버스에 출력되는 데이터의 에러가 검출된 타이밍의 전후에서의 전원 노이즈 정보 및 버스상의 데이터를 기억 수단에 기억시킨 상태로 하는 것이 가능해진다. 따라서, 기억 수단에 서로 대응되어 기억된 전원 노이즈 정보 및 버스상의 데이터를 기억 수단으로부터 외부로 판독함으로써, 회로 블록으로부터 버스에 출력되는 데이터에 에러가 발생한 시점을 포함하는 기간에서의 전원 노이즈 정보 및 버스상의 데이터, 및 전원 노이즈 정보와 버스상의 데이터의 상관 관계를 해석하는 것이 가능해진다.
(반도체 집적 회로의 제어 방법)
본 발명의 다른 관점에서는, 반도체 집적 회로의 제어 방법은, 연산 처리 장치에 버스를 통해 접속되는 회로 블록과, 데이터를 기억하는 기억부를 구비한 반도체 집적 회로를 제어하는 반도체 집적 회로의 제어 방법으로서, 상기 회로 블록을 동작시키는 전원의 전원 전압에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 공정과, 상기 회로 블록으로부터 상기 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 공정과, 상기 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 상기 버스상의 데이터를 서로 대응시켜 상기 기억부에 기입하는 동시에, 상기 에러 검출 공정에 의해 상기 에러가 검출된 타이밍에 따라 상기 기억부에 기입하는 것을 정지하는 기입 제어 공정을 포함한다.
이 반도체 집적 회로의 제어 방법에 의하면, 상술한 본 발명의 하나의 관점에 따른 반도체 집적 회로와 대체로 동일하게, 회로 블록으로부터 버스에 출력되는 데이터의 에러가 에러 검출 공정에 의해 검출된 타이밍의 전후에서의 전원 노이즈 정보 및 버스상의 데이터를 기억 수단에 기억시킨 상태로 하는 것이 가능해진다. 따라서, 기억 수단에 서로 대응되어 기억된 전원 노이즈 정보 및 버스상의 데이터를 기억 수단으로부터 외부로 판독함으로써, 회로 블록으로부터 버스에 출력되는 데이터에 에러가 발생한 시점을 포함하는 기간에서의 전원 노이즈 정보 및 버스상의 데이터, 및 전원 노이즈 정보와 버스상의 데이터의 상관 관계를 해석하는 것이 가능해진다.
상술한 반도체 집적 회로, 정보 처리 장치, 및 반도체 집적 회로의 제어 방법에 의하면, 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것이 가능해진다.
본 발명의 작용 및 다른 이득은 다음에 설명하는 실시를 위한 구체적인 내용에서 더 명확해진다.
이하에서는, 실시예의 일례에 대해서 도면을 참조하면서 설명한다.
본 실시예에 따른 정보 처리 장치에 대해서 도 1 내지 도 8을 참조하여 설명한다.
우선, 본 실시예에 따른 정보 처리 장치의 구성에 대해서 도 1 및 도 2를 참조하여 설명한다.
도 1은 본 실시예에 따른 정보 처리 장치의 구성을 나타낸 블록도이다. 도 2는 본 실시예에 따른 정보 처리 장치의 전체 구성을 나타낸 블록도이다.
도 1 및 도 2에서, 본 실시예에 따른 정보 처리 장치(1)는 CPU(100)와, CPU 등에 접속되는 칩셋 등의 반도체 집적 회로(200)와, 외부 전원 공급부(300)와, 시스템 서비스 프로세서(400)를 구비하고 있다.
도 2에 나타낸 바와 같이, CPU(100), 반도체 집적 회로(200) 및 외부 전원 공급부(300)는 시스템 보드 등의 전자 기판(20) 위에 실장되어 있다.
도 1에서, CPU(100)는 반도체 집적 회로(200)가 갖는 로직 블록(210)과 버스(50)를 통해 접속된 중앙 연산 처리 장치이다. CPU(100)는, 예를 들면 1GHz를 넘는 속도로 동작한다. CPU(100)는, 예를 들면 로직 블록(210)으로부터 버스(50)를 통해 출력되는 데이터에 대하여 연산, 가공 등의 처리를 실시하여, 처리 결과를 예를 들면 로직 블록(210)에 출력한다.
반도체 집적 회로(200)는 로직 블록(210)과, 전압 비교부(220)와, 조정기(230)와, 펄스 정형부(整形部)(231)와, 클록 제어부(232)와, 카운터(240)와, 타이머(242)와, 실렉터(selector; 245)와, 기입 제어부(250)와, 에러 검출부(260)와, 판독 제어부(270)와, 메모리(280)를 갖고 있다.
로직 블록(210)은 CPU(100)와 버스(50)를 통해 접속되어 있고, 연산 처리 등의 처리를 실행하는 회로 블록이다. 로직 블록(210)은 접지 전위(VSS1)에 대하여 전원 전위(VDD1)를 갖는 내부 전원의 공급을 받아서 동작한다. 전원 전위(VDD1) 및 접지 전위(VSS1)를 갖는 내부 전원은 외부 전원 공급부(300)로부터 전원 단자(291 및 292)를 각각 통해 공급되고 있다. VDD1의 전위는, 예를 들면 1.0V로 설정되고, 예를 들면 0V 등의 접지 전위(GND 전위)로 설정되는 VSS1의 전위보다도 높다. 또한, 로직 블록(210)은 본 발명에 따른 「회로 블록」의 일례이다.
전압 비교부(220)는 전원(VDD1 및 VSS1) 중 어느 한쪽의 전원을 비교 대상으로 하여 기준 전압값(Vref)과 비교함으로써, 한쪽의 전원에 생기는 전원 노이즈를 펄스 신호로서 펄스 정형부(231)에 출력한다. 또한, 전압 비교부(220)는 조정기(230), 펄스 정형부(231), 클록 제어부(232)와 함께, 본 발명에 따른 「전원 노이즈 데이터 신호 생성 수단」의 일례를 구성한다.
도 3은 본 실시예에 따른 전압 비교부의 회로 구성을 나타낸 회로도이다.
도 3에서, 전압 비교부(220)는 실렉터(221)와, 가변 저항(222 및 223)과, 차동 앰프(224)를 갖고 있다.
실렉터(221)는 전원(VDD1 및 VSS1) 중 어느 한쪽의 전원을 선택하여, 차동 앰프(224)의 한쪽의 차동 입력으로 출력하기 위한 선택기이다. 이와 같이, 선택기인 실렉터(221)를 설치함으로써, 전원(VDD1 및 VSS1)마다 전원 노이즈를 관측하기 위한 기구를 별개로 준비할 필요가 없어지고, 반도체 집적 회로(200)의 회로 규모를 작게 할 수 있다.
가변 저항(222 및 223)은 저항값을 임의로 설정 가능한 저항이다. 가변 저항(222 및 223)은 전원(VDD2 및 VSS2)간을 접속하도록 직렬로 접속되고, 중간에 임의의 전압값의 기준 전압값(Vref)을 생성한다. 가변 저항(222 및 223)에 의해 생성된 기준 전압값(Vref)은 차동 앰프(224)의 다른쪽의 차동 입력에 입력된다.
또한, 실렉터(221)의 선택 상태 및 가변 저항(222 및 223)의 저항값은 시스템 서비스 프로세서(400)(도 2 참조)로부터 동작 테스트용의 레지스터를 설정함으로써, 또는, 외부 단자 경유에서의 제어에 의해 변경된다.
차동 앰프(224)는, 실렉터(221)로부터 출력된 전압이 기준 전압값(Vref)보다도 높을 경우에는, 하이 레벨(high level)로 되고, 그 밖의 경우(즉, 실렉터(221)로부터 출력된 전압이 기준 전압값(Vref) 이하인 경우)에는, 로우 레벨(low level)로 되는 펄스 신호를 출력하는 회로이다. 차동 앰프(224)의 출력은 전압 비교부(220)의 출력으로 된다.
상술한 전압 비교부(220)의 각 부가 동작하기 위한 전원인 전원(VDD2 및 VSS2)은, 외부 전원 공급부(300)(도 1 참조)로부터, 일단, 전원 단자(293 및 294)를 각각 통해 조정기(230)에 공급되고, 조정기(230)에 의해 전압이 안정화된 후에, 전압 비교부(220)에 공급되고 있다. 이와 같이, 전원(VDD2 및 VSS2)은 로직 블록(210)을 동작시키기 위한 전원인 전원(VDD1 및 VSS1)과는 별도 계통으로 공급되고, 또한, 조정기(230)에 의해 전압이 안정화되기 때문에, 전압 비교부(220)는 로직 블록(210)이 발생시키는 노이즈의 영향을 받지 않고 정확하게 동작할 수 있다.
도 4는 본 실시예에 따른 전압 비교부의 출력 파형의 일례를 나타낸 파형도이다.
도 4에서는 도 3을 참조하여 상술한 차동 앰프(224)의 한쪽의 차동 입력에 전원(VDD1)이 입력된 경우에서의 전압 비교부(220)로부터 출력되는 신호의 파형을 나타내고 있다.
도 4에서, 파형 60은 전원(VDD1)의 전압 변동을 나타내고 있다. 전원(VDD1)에는 전원 노이즈가 생기고 있고, 본래 취해야 할 전압인 설정 전압값(예를 들면 1.0V)에 대하여 변동하고 있다. 전압 비교부(220)의 출력인 신호 70은, 파형 60의 높이(즉, 전원(VDD1)의 전압)가 기준 전압값(Vref)(예를 들면 1.2V)을 상회하고 있을 경우에는, 하이 레벨(H)로 되고, 파형 60의 높이가 기준 전압값(Vref) 이하인 경우에는, 로우 레벨(L)로 되는 펄스 신호로 된다. 또한, 전압 비교부(220)는 반도체 집적 회로(200)의 내부에 설치되어 있기 때문에, 고주파의 전원 노이즈도 감쇠하지 않고 전압 비교부(220)에 입력되어, 전압 비교부(220)의 출력에 반영된다. 또한, 기준 전압값(Vref)의 크기는 가변 저항(222 및 223)(도 3 참조)의 저항값을 조절함으로써 변경 가능하다.
도 1로 되돌아가서, 펄스 정형부(231)는 래치 회로를 포함하여 구성되고, 클록 제어부(232)로부터 공급되는 클록 신호를 이용하여 전압 비교부(220)로부터 출력되는 펄스 신호의 파형을 정형한다. 구체적으로는, 펄스 정형부(231)는, 전압 비교부(220)로부터 출력되는 펄스 신호에 포함되는 펄스가, 클록 신호에 동기하여 상승 및 하강하도록, 이 펄스 신호를 정형하여 전원 노이즈 데이터 신호로서 출력한다. 이와 같이, 본 실시예에서는, 상술한 전압 비교부(220) 및 펄스 정형부(231)에 의해, 로직 블록(210)을 동작시키기 위한 전원(VDD1 및 VSS1)에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환할 수 있다.
클록 제어부(232)는 펄스 정형부(231)에의 클록 신호의 공급을 제어하는 회로이다. 구체적으로는, 클록 제어부(232)는 펄스 정형부(231)에의 클록 신호의 송신 개시 및 송신 정지를 제어한다. 또한, 클록 제어부(232)가 펄스 정형부(231)에 공급하는 클록 신호는 반도체 집적 회로(200)의 외부로부터 외부 단자를 통해 입력된 것이어도 되고, 반도체 집적 회로(200)의 내부에서 생성된 것이어도 된다.
카운터(240)는 펄스 정형부(231)로부터 출력되는 전원 노이즈 데이터 신호에 포함되는 펄스를 수신할 때마다 유지하는 값을 1만큼 증가시키는 회로이다. 카운터(240)는 타이머(242)에 의해 설정되는 일정 기간(이하, 적절히 「타이머 설정 기간」이라고도 칭함)마다 유지하는 값을 리셋 또는 클리어한다(즉, 제로(zero)로 함). 구체적으로는, 카운터(240)는 타이머(242)로부터 일정 기간마다 공급되는 리셋 펄스에 따라 유지하는 값을 제로로 한다. 또한, 카운터(240)는 본 발명에 따른 「카운트 수단」의 일례이다.
타이머(242)는 시스템 서비스 프로세서(400)로부터 외부 단자(295)를 통해 공급되는 타이머 설정 신호에 의거하여, 일정 기간(즉, 타이머 설정 기간)마다 리셋 펄스를 출력한다. 또한, 타이머(242)는 본 발명에 따른 「소정 기간 설정 수단」의 일례이다.
실렉터(245)는 시스템 서비스 프로세서(400)로부터 외부 단자(296)를 통해 공급되는 선택 신호에 의거하여, 펄스 정형부(231)로부터 출력되는 전원 노이즈 데이터 신호와 카운터(240)에 유지된 값(이하, 적절히 「카운터값」이라고도 칭함) 중의 어느 한쪽을 선택하여 메모리(280)에 출력한다.
기입 제어부(250)는 메모리(280)에의 데이터의 기입을 제어하는 회로로서, 메모리(280)의 쓰기 어드레스(write address)(또는 기입 어드레스, 즉, 메모리(280)에서의 데이터를 기입해야 하는 엔트리를 나타내는 어드레스)를 생성하는 카운터를 포함하여 구성되어 있다. 기입 제어부(250)는 시스템 서비스 프로세서(400)로부터 공급되는 선택 신호에 따라, 타이머(242)로부터 출력되는 리셋 펄스에 의거하는 타이머 설정 기간마다 또는 클록 제어부(232)로부터 공급되는 클록 신호의 클록 사이클 기간마다, 쓰기 어드레스의 카운트 업(count up)을 행한다. 기입 제어부(250)는 후술하는 에러 검출부(260)로부터 입력되는 정지 신호에 따라, 쓰기 어드레스의 카운트 업을 정지한다(즉, 메모리(280)에의 데이터의 기입을 정지함).
에러 검출부(260)는 로직 블록(210)으로부터 버스(50)에 출력되는 데이터에 서의 예를 들면 ECC 에러, CRC 에러, 패리티 에러 등의 데이터 에러를 검출한다. 즉, 에러 검출부(260)는 로직 블록(210)에 의해 처리되는 데이터에 부가되어 있는 예를 들면 패리티 비트, ECC 부호, CRC 부호 등의 잘못된 검출 부호에 의거하여, 로직 블록(210)으로부터 버스(50)에 출력되는 데이터에 생긴 에러를 검출한다. 에러 검출부(260)는 에러를 검출한 경우에는, 에러를 검출한 시점으로부터 소정의 정지 기간 후에 정지 신호를 기입 제어부(250)에 출력한다. 에러 검출부(260)는 에러를 검출한 경우에는, 에러의 내용을 나타내는 에러 정보로서의 에러 검출 펄스를 메모리(280)에 출력한다. 또한, 에러 검출부(260)는 에러를 검출하면, 시스템 서비스 프로세서(400)에 외부 단자(297)를 통해 인터럽트 신호를 통지한다. 에러 검출부(260)는 소정의 정지 기간이 시스템 서비스 프로세서(400)에 의해 임의로 설정 가능하게 구성되어 있다.
판독 제어부(270)는 메모리(280)로부터의 데이터의 판독을 제어하는 회로로서, 메모리(280)의 읽기 어드레스(read address)(또는 판독 어드레스, 즉, 메모리(280)에서의 판독해야 하는 데이터가 기억된 엔트리를 나타내는 어드레스)를 생성하는 카운터를 포함하여 구성되어 있다. 판독 제어부(270)는 시스템 서비스 프로세서(400)로부터 외부 단자(298)를 통해 입력되는 판독 지시 신호에 따라, 읽기 어드레스의 카운트 업을 행한다. 메모리(280)에 기억된 데이터는 외부 단자(299)를 통해 시스템 서비스 프로세서(400)로 판독된다.
메모리(280)는 RAM(Random Access Memory) 등으로서, 데이터의 기입 및 판독이 가능한 메모리이다. 메모리(280)에는 기입 제어부(250)에 의한 제어하에서, 실 렉터(250)로부터 출력되는 카운터값 또는 전원 노이즈 데이터 신호가 전원 노이즈 정보로서 기입되는 동시에, 이 전원 노이즈 정보와 대응되어 버스(50)상의 데이터가 데이터 정보로서 기입된다. 또한, 에러 검출부(260)에 의해 에러가 검출된 경우에는, 에러 검출부(260)로부터 출력되는 에러 정보가 전원 노이즈 정보 및 데이터 정보에 대응되어 메모리(280)에 기입된다. 또한, 메모리(280)는 본 발명에 따른 「기억 수단」의 일례이다.
도 5는 본 실시예에 따른 메모리의 메모리 포맷을 나타낸 개념도이다.
도 5에 나타낸 바와 같이, 메모리(280)는 320비트×1,024엔트리의 메모리 사이즈를 갖고 있다. 각 엔트리(281)에는 에러 정보, 전원 노이즈 정보 및 데이터 정보가 기억된다. 에러 정보, 전원 노이즈 정보 및 데이터 정보는, 제0번의 엔트리(281)에서부터 제1,023번의 엔트리(281)까지 순차로 기입됨으로써, 메모리(280)에 축적된다. 제1,023번의 엔트리(281)에 기입된 후에는, 다시 제0번의 엔트리(281)에서부터 순차로 기입된다. 에러 정보로서는, 에러 검출부(260)로부터 출력되는 에러 검출 펄스에 의거하여, 에러가 검출된 시각이나 에러의 종류(예를 들면 ECC 에러, CRC 에러, 패리티 에러 등) 등이 메모리(280)에 기입된다. 전원 노이즈 정보로서는, 실렉터(245)로부터 출력되는 카운터값 또는 전원 노이즈 데이터 신호가 메모리(280)에 기입된다. 데이터 정보로서는, 버스(50)상의 데이터(즉, CPU(100) 및 반도체 집적 회로(200)간의 데이터)가 그 시간 정보와 함께 메모리(280)에 기입된다.
도 1로 되돌아와서, 외부 전원 공급부(300)는 로직 블록(210) 및 전압 비교 부(220) 각각에 동작에 필요한 전원을 공급한다.
시스템 서비스 프로세서(400)는 일반적으로 SVP(Service Processor)로 칭하는 반도체 집적 회로(200)를 포함하는 시스템의 전체 동작을 제어하는 시스템 제어 장치이다. 시스템 서비스 프로세서(400)는 실렉터(245)로부터 출력되는 카운터값 또는 전원 노이즈 데이터 신호와 버스(50)상의 데이터를 서로 대응시켜 메모리(280)에 기입하는 동시에, 에러 검출부(260)에 의해 에러가 검출된 타이밍에 따라 메모리(280)에의 기입이 정지되도록, 기입 제어부(250)를 제어한다. 또한, 시스템 서비스 프로세서(400)는 본 발명에 따른 「제어부」의 일례이다.
다음에, 상술한 바와 같이 구성된 본 실시예에 따른 정보 처리 장치의 반도체 집적 회로를 검사하는 검사시에서의, 본 실시예에 따른 정보 처리 장치의 동작에 대해서, 도 1에 더하여 도 6 내지 도 8을 참조하여 설명한다.
도 6은 타이머 설정 기간마다 전원 노이즈 정보 및 데이터 정보가 메모리에 기입되는 경우의 본 실시예에 따른 정보 처리 장치의 동작의 일례를 나타낸 타임 차트이다.
도 6에서는, 기입 제어부(250)가 쓰기 어드레스의 카운트 업을 타이머 설정 기간(T1)마다 행하는 경우에서의, 카운터(240)의 가운터값, 펄스 정형부(231)로부터 출력되는 전원 노이즈 데이터 신호, 타이머(242)로부터 출력되는 리셋 펄스, 버스(50)상의 데이터, 및 메모리(280)에 기입되는 노이즈량 및 데이터 정보를 시계열(時系列)적으로 나타내고 있다. 또한, 이하에서는, 검사시에서, 전원(VDD1)에 생기는 전원 노이즈를 관측하는 경우를 예로 들어 설명한다. 즉, 도 3을 참조하여 상술한 차동 앰프(224)의 한쪽의 차동 입력에 전원(VDD1)이 입력된 경우를 예로 들어 설명한다. 또한, 전원(VSS1)에 생기는 전원 노이즈를 관측하는 경우에 대해서도, 이하에 설명하는 경우와 대체로 동일하다.
도 1에서, 로직 블록(210)에 공급되는 전원(VDD1)에 생기고 있는 전원 노이즈를 나타내는 펄스 신호가 전압 비교부(220)로부터 펄스 정형부(231)에 입력된다. 또한, 도 3 및 도 4를 참조하여 상술한 바와 같이, 이 펄스 신호는 전압 비교부(220)에 의해 전원(VDD1)이 기준 전압값(Vref)과 비교됨으로써 생성된다.
다음에, 전압 비교부(220)로부터 펄스 정형부(231)에 입력된 펄스 신호는, 클록 제어부(232)로부터 공급되는 클록 신호를 이용하여 펄스 정형부(231)에 의해 그 파형이 정형된다. 파형이 정형된 펄스 신호는 전원 노이즈 데이터 신호로서 펄스 정형부(231)로부터 카운터(240)에 입력된다.
도 1 및 도 6에서, 카운터(240)는 전원 노이즈 데이터 신호에 포함되는 펄스(Pn)마다 카운터값을 1씩 증가시킨다(즉, 카운트 업함). 카운터(240)는 타이머(242)로부터 타이머 설정 기간(T1)마다 입력되는 리셋 펄스(Pt)에 따라 카운터값를 리셋 또는 클리어한다. 즉, 카운터(240)는 타이머 설정 기간(T1)마다 카운터값을 리셋한다. 도 6에 나타낸 예에서는, 카운터(240)는 펄스(Pn)가 입력되는 타이밍마다 카운트 업함으로써 카운터값을 0에서 2까지 증가시킨 후, 리셋 펄스(Pt)에 따라 리셋함으로써 카운터값을 0으로 하고 있다. 그 후에, 카운터(240)는 펄스(Pn)가 입력되는 타이밍마다 카운트 업함으로써 카운터값을 0에서 3까지 증가시킨 후, 리셋 펄스(Pt)에 따라 리셋함으로써 카운터값을 0으로 하고 있다. 또한, 전원 노이즈 데이터 신호에 포함되는 펄스(Pn)는, 도 4를 참조하여 상술한 바와 같이 기준 전압값(Vref)을 상회하는 전원 노이즈에 대응하는 것이므로, 노이즈 펄스로 칭할 수도 있다.
이 동작예에서는, 기입 제어부(250)에 의해, 타이머 설정 기간(T1)마다, 카운터값이 노이즈 정보(즉, 전원 노이즈의 발생 유무를 나타내는 정보)로서 메모리(280)에 기입되는 동시에 버스(50)상의 데이터가 기준 전압값(Vref)을 넘는 전압의 노이즈 발생의 유무에 대응되어 메모리(280)에 기입된다. 즉, 타이머(242)로부터 기입 제어부(250)에 리셋 펄스(Pt)가 입력되면, 그 리셋 펄스(Pt)가 입력된 타이밍에서의 카운터값 및 버스(50)상의 데이터가 메모리(280)상의 동일한 엔트리(281)(도 5 참조)에 기입 제어부(250)에 의해 기입된다. 또한, 노이즈 정보는 전원 노이즈 정보의 일부로서 메모리(280)에 기입되고, 버스(50)상의 데이터는 데이터 정보의 일부로서 메모리(280)에 기입된다. 도 6에 나타낸 예에서는, 하나의 리셋 펄스(Pt)가 기입 제어부(250)에 입력된 타이밍에서의 카운터값 「2」 및 버스(50)상의 데이터 「i」가 메모리(280)상의 동일한 엔트리(281)에 기입되고, 하나의 리셋 펄스(Pt)보다도 타이머 설정 기간(T1)만큼 후에 다른 리셋 펄스(Pt)가 기입 제어부(250)에 입력된 타이밍에서의 카운터값 「3」 및 버스(50)상의 데이터 「w」가 메모리(280)상의 동일한 엔트리(281)(구체적으로는, 카운터값 「2」 및 버스(50)상의 데이터 「i」가 기입된 엔트리(281)로부터 카운트 업된 엔트리(281))에 기입된다. 또한, 다른 리셋 펄스(Pt)가 기입 제어부(250)에 입력된 타이밍에서의 카운터값 「6」 및 버스(50)상의 데이터 「dd」가 동일한 엔트리(281)에 기입된다. 또한, 도 6에서는, 버스(50)상의 데이터가 「a」, 「b」, 「c」, …, 「z」, …, 「aa」, …, 「gg」로서 시계열적으로 나타나 있다.
이와 같이, 전원 노이즈의 관측시에서, 정보 처리 장치(1)에서는, 반도체 집적 회로(200)상의 메모리(280)에, 기준 전압값(Vref)을 넘는 전압의 전원 노이즈의 노이즈 정보와 버스(50)상의 데이터가 서로 대응되어 기입된다. 여기서, 이 동작예에서는 특히, 타이머 설정 기간(T1)마다 노이즈 정보 및 버스(50)상의 데이터가 메모리(280)에 기입된다.
도 7은 클록 사이클 기간마다 전원 노이즈 정보 및 데이터 정보가 메모리에 기입되는 경우의 본 실시예에 따른 정보 처리 장치의 동작의 일례를 나타낸 타임 차트이다.
도 7에서는, 기입 제어부(250)가 쓰기 어드레스의 카운트 업을 클록 사이클 기간(T2)마다 행하는 경우에서의, 펄스 정형부(231)로부터 출력되는 전원 노이즈 데이터 신호, 버스(50)상의 데이터, 및 메모리(280)에 기입되는 노이즈 정보 및 데이터 정보를 시계열적으로 나타내고 있다. 또한, 이하에서는, 도 6을 참조하여 상술한 동작예(즉, 타이머 설정 기간(T1)마다 노이즈 정보 및 버스(50)상의 데이터가 메모리(280)에 기입되는 동작예)와 다른점에 대해서 상세하게 설명하고, 도 6을 참조하여 상술한 동작예와 동일한 점에 대해서는 적절히 설명을 생략한다.
도 1 및 도 7에서, 기입 제어부(250)에 의해, 클록 사이클 기간(T2)마다, 펄스 정형부(231)로부터 출력되는 전원 노이즈 데이터 신호가 노이즈 정보로서 메모리(280)에 기입되는 동시에 버스(50)상의 데이터가 노이즈 정보에 대응되어 메모 리(280)에 기입된다. 구체적으로는, 전원 노이즈 데이터 신호에 기준 전압값(Vref)을 넘는 전압의 전원 노이즈가 발생하고 있는 것을 나타내는 펄스(Pn)가 포함되어 있는 기간에 대응하여 노이즈 정보로서 「1」이, 전원 노이즈 데이터 신호에 펄스(Pn)가 포함되어 있지 않은 기간에 대응하여 노이즈 정보로서 「0」이, 클록 사이클 기간(T2)마다 메모리(280)에 기입된다. 환언하면, 전원 노이즈 데이터 신호가 펄스(Pn)의 유무에 따라 「0」 또는 「1」로 클록 사이클 기간(T2)마다 변환되어 노이즈 정보로서 메모리(280)에 기입된다. 또한, 클록 사이클 기간(T2)마다 버스(50)상의 데이터가 메모리(280)에 기입된다. 도 7에 나타낸 예에서는, 클록 사이클 기간(T2)마다 버스(50)상의 데이터 「a」, 「b」, 「c」, …, 「z」, …, 「aa」, …, 「ff」가 메모리(280)에 순차로 기입된다. 버스(50)상의 데이터 「a」가 메모리(280)에 기입될 때에는, 전원 노이즈 데이터 신호에 펄스(Pn)가 포함되어 있지 않으므로, 데이터 「a」가 기입되는 엔트리(281)(도 5 참조)에 노이즈 정보로서 「0」이 기입된다. 계속되는 버스(50)상의 데이터 「b」가 메모리(280)에 기입될 때에는, 전원 노이즈 데이터 신호에 펄스(Pn)가 포함되어 있으므로, 데이터 「b」가 기입되는 엔트리(281)에 노이즈 정보로서 「1」이 기입된다. 이하 마찬가지로, 버스(50)상의 데이터가 메모리(280)에 기입될 때에는, 전원 노이즈 데이터 신호에 펄스(Pn)가 포함되는지 여부에 따라, 상기 버스(50)상의 데이터가 기입되는 엔트리(281)에 노이즈 정보로서 「1」 또는 「0」이 기입된다.
이와 같이, 이 동작예에서도, 도 6을 참조하여 상술한 동작예와 마찬가지로, 메모리(280)에, 전원 노이즈의 노이즈 정보와 버스(50)상의 데이터가 서로 대응되 어 기입된다. 여기서, 이 동작예에서는 특히, 클록 사이클 기간(T2)마다 노이즈 정보 및 버스(50)상의 데이터가 메모리(280)에 기입된다.
도 8은 에러가 검출되었을 때의 본 실시예에 따른 정보 처리 장치의 동작을 나타낸 타임 차트이다.
도 8에서는, 기입 제어부(250)가 쓰기 어드레스의 카운트 업을 클록 사이클 기간(T2)마다 행하고 있는 경우에서, 에러 검출부(260)에 의해 에러가 검출되었을 때의, 에러 검출부(260)로부터 출력되는 에러 검출 펄스 및 정지 신호, 펄스 정형부(231)로부터 출력되는 전원 노이즈 데이터 신호, 버스(50)상의 데이터, 및 메모리(280)에 기입되는 노이즈 정보 및 데이터 정보를 시계열적으로 나타내고 있다.
도 1 및 도 8에서, 에러 검출부(260)는 로직 블록(210)으로부터 버스(50)에 출력되는 데이터에서의 에러를 검출하면, 에러 검출 펄스(Pe)를 메모리(280)에 출력한다. 이 때, 기입 제어부(250)에 의해, 에러 검출 펄스(Pe)는 에러 정보로서 메모리(280)에 기입된다. 즉, 에러 검출 펄스(Pe)에 의거하여, 에러가 검출된 시각이나 에러의 종류 등의 에러 정보가, 에러 검출 펄스(Pe)가 출력된 타이밍에서의 노이즈 정보 및 버스(50)상의 데이터와 함께 메모리(280)에서의 동일한 엔트리(281)(도 5 참조)에 기입된다. 또한, 에러 검출부(260)는 에러를 검출한 시점(환언하면, 에러 검출 펄스(Pe)를 출력한 시점)으로부터 정지 기간(T3) 후에 정지 신호(Ps)를 기입 제어부(250)에 출력한다. 기입 제어부(250)는 정지 신호(Ps)가 입력되면, 메모리(280)에의 전원 노이즈의 노이즈 정보와 버스(50)상의 데이터의 기입을 정지한다. 도 8에 나타낸 예에서는, 정지 신호(Ps)가 기입 제어부(250)에 입력된 타이밍에서의 노이즈 정보 「0」 및 데이터 「u」가 메모리(280)상의 동일한 엔트리(281)에 기입된 후에, 메모리(280)에의 노이즈 정보 및 버스(50)상의 데이터의 기입이 정지되고, 그 후의 데이터 「v」, 「w」, …, 「gg」 등은 메모리(280)에 기입되지 않는다.
그리하여, 에러 검출부(260)에 의해 에러가 검출된 타이밍의 전후(환언하면, 에러가 검출된 순간을 포함하는 기간)에서의 노이즈 정보 및 버스(50)상의 데이터를 메모리(280)에 기억시킨 상태로 할 수 있다. 따라서, 메모리(280)에 서로 대응되어 기억된 노이즈 정보 및 버스(50)상의 데이터를 메모리(280)로부터 판독 제어부(270)에 의해 시스템 서비스 프로세서(400)로 판독함으로써, 로직 블록(210)으로부터 버스(50)에 출력되는 데이터에 에러가 발생한 시점을 포함하는 기간에서의 전원 노이즈의 노이즈 정보 및 버스(50)상의 데이터, 및 노이즈 정보와 버스상의 데이터의 상관 관계를 해석하는 것이 가능해진다. 즉, 로직 블록(210)으로부터 버스(50)를 통해 CPU(100)에 출력되는 데이터에 에러가 발생하는 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈를 해석하는 것이 가능해지고, 또한, 데이터 에러 발생시에서의 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것도 가능해진다. 예를 들면, 기준 전압값(Vref)을 넘는 전압의 전원 노이즈의 발생 빈도가 어느 정도일 때에 데이터 에러가 발생하는 것인지, 또는, 기준 전압값(Vref)을 넘는 전압의 전원 노이즈의 발생과 데이터 패턴의 어떠한 조합에 의해 데이터 에러가 발생하는 것인지 등을 파악하는 것이 가능해진다. 덧붙여서, 예를 들면, 데이터 에러 발생시에서 전원 노이즈가 검출되지 않는 경우 등, 데이터 에러 발생의 원인 이 전원 노이즈에서는 없는 경우처럼 데이터 에러 발생의 원인 분할을 행하는 것도 가능해진다.
또한, 여기서는, 기입 제어부(250)가 쓰기 어드레스의 카운트 업을 클록 사이클 기간(T2)마다 행하고 있는 경우에서의, 에러가 검출되었을 때의 본 실시예에 따른 정보 처리 장치(1)의 동작의 일례에 대해서 설명하였지만, 도 6을 참조하여 상술한 기입 제어부(250)가 쓰기 어드레스의 카운트 업을 타이머 설정 기간(T1)마다 행하고 있는 경우에서도, 대체로 동일하게, 기입 제어부(250)에 의해, 에러 검출 펄스(Pe)가 에러 정보로서 메모리(280)에 기입되는 동시에, 에러 검출부(260)에 의해 에러가 검출된 시점으로부터 소정의 정지 기간 후에 정지 신호(Ps)에 따라, 메모리(280)에의 노이즈 정보 및 버스(50)상의 데이터의 기입이 정지된다.
다음에, 비교예에 따른 반도체 집적 회로에서의 에러 검출 방법 및 전원 노이즈의 측정 방법에 대해서 도 9를 참조하여 설명한다.
도 9는 비교예에 따른 반도체 집적 회로에서의 에러 검출 방법 및 전원 노이즈의 측정 방법을 나타낸 블록도로서, 도 9의 (a)는 비교예에 따른 반도체 집적 회로에서의 에러 검출 방법을 나타내고 있고, 도 9의 (b)는 비교예에 따른 반도체 집적 회로에서의 전원 노이즈의 측정 방법을 나타내고 있다.
도 9의 (a)에서, 비교예에 따른 반도체 집적 회로(1200)는, 로직 블록(1210)과, 에러 검출부(1260)를 갖고 있다. 로직 블록(1210)은, CPU(도시 생략)와 버스 를 통해 접속되어 있고, 연산 처리 등의 처리를 실행하는 회로 블록이다. 로직 블록(1210)은 전원(VDD3 및 VSS3)의 한 세트의 전원 공급을 외부 전원 공급부(도시 생략)로부터 받아서 동작한다. 에러 검출부(1260)는, 로직 블록(1210)에서의 예를 들면 ECC 에러, CRC 에러, 패리티 에러 등의 데이터 에러를 검출한다. 에러 검출부(1260)는 에러를 검출하면, 시스템 서비스 프로세서(1400)에 인터럽트 신호를 통지한다. 이와 같이, 반도체 집적 회로(1200)에서의 에러 검출은 에러 검출부(1260)에 의해 시스템 서비스 프로세서(1400)에 인터럽트 신호를 통지함으로써 행해진다.
한편, 도 9의 (b)에 나타낸 바와 같이, 비교예에 따른 반도체 집적 회로(1200)에서의 전원(VDD3)의 전원 노이즈의 측정은, 전원 노이즈 관측용의 외부 단자(1290)에 프로브(1510)를 통해 접속된 오실로스코프(1500)를 이용하여 행해진다. 이 측정 방법에서는, 반도체 집적 회로(1200) 내부로부터 외부 단자(1290)를 통해 프로브(1510)에 인출되는 경로상에서 전원 노이즈의 고주파 성분이 감쇠해 버리기 때문에, 저주파의 전원 노이즈밖에 관측되지 않는다. 또한, 이 측정 방법에서는, 전원(VDD3)을 인출하기 위한 배선이 안테나로 되어, 노이즈를 수신하게 되는 경우가 있다.
또한, 상술한 비교예와 같이, 에러 검출과 전원 노이즈의 측정을 나누어 행하는 경우(즉, 에러 검출을 행한 후에, 오실로스코프(1500)를 반도체 집적 회로(1200)에 접속하여 전원 노이즈의 측정을 행하는 경우)에는, 에러가 검출되는 순간의 전원 노이즈를 관측할 수 없고, 에러와 전원 노이즈의 상관 관계를 해석하는 것이 곤란하다.
그런데, 본 실시예에 의하면, 도 1 내지 도 8을 참조하여 상술한 바와 같이, 반도체 집적 회로(200)의 내부에 설치된 전압 비교부(220) 및 펄스 정형부(231)에 의해 전원 노이즈 데이터 신호가 생성된다. 그리하여, 전원 노이즈 데이터 신호에는 고주파의 전원 노이즈도 감쇠하지 않고 반영된다. 따라서, 고주파 성분을 포함하는 전원 노이즈를 관측할 수 있다.
또한, 본 실시예에 의하면, 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보가, 버스(50)상의 데이터의 데이터 정보와 대응되어 메모리(280)에 기입되고, 이 기입은 에러 검출부(260)에 의해 에러가 검출된 타이밍으로부터 정지 기간(T3) 후에 정지된다. 그리하여, 에러 검출부(260)에 의해 에러가 검출된 타이밍의 전후에서의 노이즈량 및 버스(50)상의 데이터를 메모리(280)에 기억시킨 상태로 할 수 있다. 따라서, 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것이 가능해진다.
이상 설명한 바와 같이, 본 실시예에 의하면, 데이터 에러 발생시에서의 데이터 패턴 및 전원 노이즈, 및 데이터 패턴과 전원 노이즈의 상관 관계를 해석하는 것이 가능해진다.
실시예는, 상술한 실시예의 예에 한정되는 것은 아니고, 특허청구범위 및 명세서 전체로부터 이해할 수 있는 발명의 요지 또는 사상에 반하지 않는 범위에서 적절히 변경 가능하고, 그러한 변경을 따르는 반도체 집적 회로 및 그 제어 방법, 및 정보 처리 장치도 또한 본 발명의 기술적 범위에 포함되는 것이다.
도 1은 본 실시예에 따른 정보 처리 장치의 구성을 나타낸 블록도.
도 2는 본 실시예에 따른 정보 처리 장치의 전체 구성을 나타낸 블록도.
도 3은 본 실시예에 따른 전압 비교부의 회로 구성을 나타낸 회로도.
도 4는 본 실시예에 따른 전압 비교부의 출력 파형의 일례를 나타낸 파형도.
도 5는 본 실시예에 따른 메모리의 메모리 포맷을 나타낸 개념도.
도 6은 타이머 설정 기간마다 전원 노이즈 정보 및 데이터 정보가 메모리에 기입되는 경우의 본 실시예에 따른 정보 처리 장치의 동작의 일례를 나타낸 타임 차트.
도 7은 클록 사이클 기간마다 전원 노이즈 정보 및 데이터 정보가 메모리에 기입되는 경우의 본 실시예에 따른 정보 처리 장치의 동작의 일례를 나타낸 타임 차트.
도 8은 에러가 검출되었을 때의 본 실시예에 따른 정보 처리 장치의 동작을 나타낸 타임 차트.
도 9는 비교예에 따른 반도체 집적 회로에서의 에러 검출 방법 및 전원 노이즈의 측정 방법을 나타낸 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 정보 처리 장치 50 : 버스
100 : CPU 200, 1200 : 반도체 집적 회로
210, 1210 : 로직 블록 220 : 전압 비교부
230 : 조정기 231 : 펄스 정형부
232 : 클록 제어부 240 : 카운터
242 : 타이머 250 : 기입 제어부
260, 1260 : 에러 검출부 270 : 판독 제어부
280 : 메모리 300 : 외부 전원 공급부
400, 1400 : 시스템 서비스 프로세서

Claims (10)

  1. 연산 처리 장치에 버스를 통해 접속되는 회로 블록과,
    상기 회로 블록을 동작시키는 전원의 전원 전압에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단과,
    상기 회로 블록으로부터 상기 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단과,
    상기 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 상기 버스상의 데이터를 서로 대응시켜 기억 수단에 기입하는 동시에, 상기 에러 검출 수단에 의해 상기 에러가 검출된 타이밍에 따라, 상기 기억 수단에 기입하는 것을 정지하는 기입 제어 수단을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 전원 노이즈 데이터 신호 생성 수단은,
    상기 전원 전압을 기준 전압과 비교함으로써, 상기 전원 전압이 상기 기준 전압보다도 높을 경우에 비교 신호를 생성하는 전압 비교 수단과,
    상기 비교 신호를 클록 신호에 의거하여 정형(整形)함으로써, 상기 전원 노이즈 데이터 신호를 펄스 신호로서 생성하는 펄스 정형 수단을 갖고,
    상기 전원 노이즈 데이터 신호에 포함되는 펄스의 수를, 소정 기간마다 카운 트하는 카운트 수단을 더 구비하고,
    상기 기입 제어 수단은, 상기 소정 기간마다, 상기 카운트 수단이 카운트한 카운트값을 상기 소정 기간에서의 상기 전원 노이즈 정보로서, 상기 버스상의 데이터에 대응시켜 상기 기억 수단에 기입하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에러 검출 수단은, 상기 에러를 검출한 경우에는, 상기 에러의 내용을 나타내는 에러 정보를 출력하고,
    상기 기입 제어 수단은, 상기 에러 검출 수단에 의해 상기 에러가 검출된 경우에는, 상기 에러 정보를 상기 전원 노이즈 정보 및 상기 버스상의 데이터와 대응시켜 상기 기억 수단에 기입하는 동시에, 상기 에러가 검출된 타이밍으로부터 소정의 정지 기간을 경과한 후에, 상기 기억 수단에 상기 전원 노이즈 정보, 상기 버스상의 데이터 및 상기 에러 정보를 기입하는 것을 정지하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제 2 항에 있어서,
    상기 소정 기간을 외부로부터 설정 가능한 소정 기간 설정 수단을 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제 2 항에 있어서,
    상기 소정 기간은 상기 클록 신호의 클록 사이클 기간과 동일한 것을 특징으로 하는 반도체 집적 회로.
  6. 연산 처리 장치와,
    상기 연산 처리 장치에 버스를 통해 접속되는 회로 블록과, 상기 회로 블록을 동작시키는 전원의 전원 전압에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 수단과, 상기 회로 블록으로부터 상기 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 수단과, 데이터를 기억 가능한 기억 수단과, 상기 기억 수단에의 데이터의 기입을 제어하는 기입 제어 수단을 갖는 반도체 집적 회로와,
    상기 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 상기 버스상의 데이터를 서로 대응시켜 상기 기억 수단에 기입하는 동시에, 상기 에러 검출 수단에 의해 상기 에러가 검출된 타이밍에 따라 상기 기억 수단에 기입하는 것을 정지하도록, 상기 기입 제어 수단을 제어하는 제어부를 구비하는 것을 특징으로 하는 정보 처리 장치.
  7. 제 6 항에 있어서,
    상기 반도체 집적 회로는, 상기 전원 노이즈 데이터 신호 생성 수단의 일부로서, 상기 전원 전압을 기준 전압과 비교함으로써, 상기 전원 전압이 상기 기준 전압보다도 높을 경우에 비교 신호를 생성하는 전압 비교 수단과, 상기 비교 신호 를 클록 신호에 의거하여 정형함으로써, 상기 전원 노이즈 데이터 신호를 펄스 신호로서 생성하는 펄스 정형 수단을 갖는 동시에, 상기 전원 노이즈 데이터 신호에 포함되는 펄스의 수를, 소정 기간마다 카운트하는 카운트 수단을 갖고,
    상기 제어부는, 상기 소정 기간마다, 상기 카운트 수단이 카운트한 카운트값을 상기 소정 기간에서의 상기 전원 노이즈 정보로서, 상기 버스상의 데이터에 대응시켜 상기 기억 수단에 기입하도록, 상기 기입 제어 수단을 제어하는 것을 특징으로 하는 정보 처리 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 에러 검출 수단은, 상기 에러를 검출한 경우에는, 상기 에러의 내용을 나타내는 에러 정보를 출력하는 동시에 상기 제어부에 인터럽트 신호를 출력하고,
    상기 제어부는, 상기 에러 검출 수단으로부터 상기 인터럽트 신호가 입력된 경우에는, 상기 에러 정보를 상기 전원 노이즈 정보 및 상기 버스상의 데이터와 대응시켜 상기 기억 수단에 기입하는 동시에, 상기 에러가 검출된 타이밍으로부터 소정의 정지 기간을 경과한 후에, 상기 기억 수단에 상기 전원 노이즈 정보, 상기 버스상의 데이터 및 상기 에러 정보를 기입하는 것을 정지하도록, 상기 기입 제어 수단을 제어하는 것을 특징으로 하는 정보 처리 장치.
  9. 연산 처리 장치에 버스를 통해 접속되는 회로 블록과, 데이터를 기억하는 기억부를 구비한 반도체 집적 회로를 제어하는 반도체 집적 회로의 제어 방법으로서,
    상기 회로 블록을 동작시키는 전원의 전원 전압에 생기는 전원 노이즈를 아날로그 신호에서 디지털 신호로 변환함으로써 전원 노이즈 데이터 신호를 생성하는 전원 노이즈 데이터 신호 생성 공정과,
    상기 회로 블록으로부터 상기 버스에 출력되는 데이터의 에러를 검출하는 에러 검출 공정과,
    상기 전원 노이즈 데이터 신호에 의거하는 전원 노이즈 정보와 상기 버스상의 데이터를 서로 대응시켜 상기 기억부에 기입하는 동시에, 상기 에러 검출 공정에 의해 상기 에러가 검출된 타이밍에 따라 상기 기억부에 기입하는 것을 정지하는 기입 제어 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로의 제어 방법.
  10. 제 9 항에 있어서,
    상기 에러 검출 공정은, 상기 에러를 검출한 경우에는, 상기 에러의 내용을 나타내는 에러 정보를 출력하고,
    상기 기입 제어 공정은, 상기 에러 검출 공정에서 상기 에러가 검출된 경우에는, 상기 에러 정보를 상기 전원 노이즈 정보 및 상기 버스상의 데이터와 대응시켜 상기 기억 수단에 기입하는 동시에, 상기 에러가 검출된 타이밍으로부터 소정의 정지 기간을 경과한 후에, 상기 기억 수단에 상기 전원 노이즈 정보, 상기 버스상의 데이터 및 상기 에러 정보를 기입하는 것을 정지하는 것을 특징으로 하는 반도체 집적 회로의 제어 방법.
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