JP2008249372A - 信号処理回路、電子装置、および信号処理回路の試験方法 - Google Patents
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Abstract
【課題】簡易な構成で、従来技術より短いノイズ除去時間の測定が可能な技術を提供する。
【解決手段】信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
【選択図】図2
【解決手段】信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
【選択図】図2
Description
本発明は、入力端子あるいは入出力端子にノイズフィルタを持つ半導体集積回路における、ノイズフィルタの評価技術に関するものである。
図1に従来例として、半導体集積回路(以下LSI)の端子の構成を示す。図1で、1は入出力回路(以下I/O回路)、2はノイズフィルタ、3はセレクタをそれぞれ示す。ノイズフィルタは、LSI外部からの入力信号のノイズを除去するものであり、I/O回路1と内部ロジックの間に配置される。またセレクタはLSI外部からの入力信号に対し、ノイズフィルタを通過させる経路と通過させない経路のどちらかの信号を選択し、内部ロジックに出力するためのものである。例えば通常使用時は、TEST信号を”0”に設定し、ノイズフィルタを通過させる経路を選択する。またLSIの内部ロジックテスト時は、TEST信号を”1”に設定し、ノイズフィルタを通過させない経路を選択する。LSIテスト時にノイズフィルタを通過させない経路を使用する理由はLSIテスタで内部ロジックの動作特性を評価する際に、ノイズフィルタの特性要素(ディレイ)を排除したいためである。
一方、ノイズフィルタそのものの評価も必要であり、その場合はTEST信号を”0”に設定して行う。LSI外部から微小パルスを入力し、内部ロジック(図示しないCPUや周辺機能)を動作させながらノイズ除去がされた/されないという判定を行うことで、ノイズ除去の評価を行う必要がある。
ここで、端子毎のノイズフィルタの評価を行うためには、端子毎に接続された内部ロジックを動作させる評価プログラムが必要となり、試験パターンが多くなる。その結果、コストが極めて大きくなる。
その対策として、試験を簡略化させることを目的として、特許文献1のように端子毎にカウンタを設け、ノイズフィルタの除去可能なパルス幅測定等の性能測定を行う方法が用いられている(例えば、下記特許文献1参照。)。
特開平3−137713号公報
しかしながら、特許文献1に示す構成のように、端子毎にノイズフィルタの性能測定用のカウンタを設けることは、多数の端子を持つLSIではハード規模が大きくなるため現実的ではない。また、クロック速度の遅いLSIでは、そのクロック周期が、ノイズフィルタが持つノイズ除去可能パルス幅に相当する時間よりも遅いと、カウンタ動作によるパルス幅の測定が不可能である。すなわち、カウンタのクロック周期によって測定可能なパルス幅に制限が生じる。
本発明の目的は、このような従来の課題を解決し、簡易な構成で、さらに短い時間でのノイズ除去性能の測定が可能な技術を提供することである。
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
セットリセットフリップフロップの出力信号が出力されるモニタ端子と、を備える信号処理回路である。
本発明は、セットリセットフリップフロップの出力信号がセットされた否かによって、ノイズフィルタへ入力されたパルスノイズ除去の良否を判定する。したがって、ノイズフィルタを含む回路に、フリップフロップという簡易な構成を組み込むことでノイズフィルタの性能を試験できる。
本発明によれば、簡易な構成で、従来のカウンタ方式に測定されたパルス幅よりも短いパルスでのノイズ除去性能を測定することができる。
以下、図面を参照して本発明を実施するための最良の形態(以下、実施形態という)に係るノイズフィルタ評価回路について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
<発明の骨子>
本実施形態のノイズフィルタ評価回路は、評価対象のノイズフィルタを有するLSIに内蔵される。本ノイズフィルタ評価回路は、ノイズフィルタ評価用のフリップフロップ(以下RS−F/F)と、RS−F/Fの出力を他の端子に出すためのセレクタを設け、ノイズ除去の有無をモニタ可能にした。
本実施形態のノイズフィルタ評価回路は、評価対象のノイズフィルタを有するLSIに内蔵される。本ノイズフィルタ評価回路は、ノイズフィルタ評価用のフリップフロップ(以下RS−F/F)と、RS−F/Fの出力を他の端子に出すためのセレクタを設け、ノイズ除去の有無をモニタ可能にした。
本ノイズフィルタ評価回路の構成においては、ノイズ除去の有無を示す出力信号をLSI外部でモニタすることで、LSI内部のCPUまたは周辺機能を動作させることなしに簡易的に評価が可能となり、LSIの内部ロジックと切り離した試験が可能となる。その結果、LSIの試験パターンを減らすことが可能となる。また、従来の技術(特許文献1)に対しては以下の2点の効果がある。
・端子毎のカウンタが不要となり、ハードウェア回路削減になる。
・クロック周期がノイズ除去時間よりも遅いLSIにおいてもノイズ評価が可能となる。
・端子毎のカウンタが不要となり、ハードウェア回路削減になる。
・クロック周期がノイズ除去時間よりも遅いLSIにおいてもノイズ評価が可能となる。
<実施形態>
図2は本発明に用いるLSIの構成例を示す。図2で、1はI/O回路、2はノイズフィルタ、3はセレクタ、4はRS−F/F、5はセレクタ、6はI/O回路である。従来の図1の構成と比較して、RS−F/F4、セレクタ5(本発明の選択回路に相当)、およびI/O回路6が追加されている。
図2は本発明に用いるLSIの構成例を示す。図2で、1はI/O回路、2はノイズフィルタ、3はセレクタ、4はRS−F/F、5はセレクタ、6はI/O回路である。従来の図1の構成と比較して、RS−F/F4、セレクタ5(本発明の選択回路に相当)、およびI/O回路6が追加されている。
図2で、ノイズフィルタ2は、例えば、ディレイ回路の入力信号端子と出力信号端子とをANDゲートの2つの入力端子に接続して構成される。ノイズフィルタ2は、ディレイ回路の遅延時間より短いパルス幅のパルスに対しては、ANDゲートからはパルスが出力されず、パルスノイズを除去する。一方、ディレイ回路の遅延時間より長いパルス幅のパルスに対しては、ディレイ回路の入力信号と、出力信号の両方が高レベルとなる期間に、ANDゲートからパルスが出力される。したがって、ノイズフィルタ2は、ディレイ回路の遅延時間より長いパルス幅のパルスを除去できない仕様にて設計されている。本LSIは、ノイズフィルタ2が、設計通りの性能を有するか否かの試験手段を含む。
RS−F/F4のセット(S)入力には、ノイズフィルタの出力を接続し、またRS−F/F4のリセット(R)入力にはLSIのリセット信号を接続している。また、ノイズフィルタ評価の際は、TEST2信号を”1”に設定することで、RS−F/F4の出力をI/O回路6経由でモニタ端子7に出力している(なお、LSIの内部ロジックテスト
時には、TEST信号を”1”に設定し、ノイズフィルタを通過させない経路を選択する)。I/O回路1および6は、外部回路とのインターフェース、例えば、信号レベル、信号入出力タイミング等をLSI内部との間で調整する。
時には、TEST信号を”1”に設定し、ノイズフィルタを通過させない経路を選択する)。I/O回路1および6は、外部回路とのインターフェース、例えば、信号レベル、信号入出力タイミング等をLSI内部との間で調整する。
図3はノイズフィルタの除去時間を評価するテスト手順の例を示す図である。このテスト手順は、例えば、LSI外部のテスタによって実行される。
図4に、テスタ20の回路構成を示す。このテスタは、入力端子8、モニタ端子7、および制御(TEST2)端子9に、接続可能なプローブと、所定の初期値から所定の増分でパルス幅を変更した複数個のパルスを発生可能なパルス発生部24と、モニタ端子7からの出力信号を検知する信号検知部25と、パルス発生部24のパルスの入力端子8へのパルスの入力および入力されたパルスに対応するモニタ端子7からの応答出力を監視する制御部22と、制御部22からの制御信号を制御端子9に入力するI/O回路26と、制御部22の制御に基づくテスト結果を表示する表示部23と、を備えている。
以下、図3にしたがって、テスト手順を説明する。このテスト手順では、まず、制御部22は、I/O回路26を通じた制御信号(TEST2)により、セレクタ5を選択状態とし、RS−F/F4の出力信号が信号検知部25に出力可能な状態となる。そして、入力端子8にLSI外部のパルス発生部24から微小パルスが入力される。
パルスの幅は、制御部22の制御により初期値から徐々に大きく変更される。そして、それら一連の入力パルスに対するモニタ端子7での応答が信号検知部25を介して監視される。この場合に、それらのパルスのうち特定のパルス幅にて、パルスがノイズフィルタで除去不可能になったところでRS−F/F4の出力が”1”になる。
そこで、制御部22は、モニタ端子7において、RS−F/F4の出力が”1”になる1つ前に入力したパルス幅の時間が、ノイズフィルタのノイズ除去時間と判断できる。このテスト結果により、制御部22は、表示部23に、ノイズフィルタ2のノイズ除去性能の良否、あるいは、除去可能な最大パルス幅等を表示する。
このように、本実施形態のLSIによれば、テスタ等の外部回路にてパルス幅を変更可能な手段を用意すれば、LSI内部でのノイズフィルタの試験回路を極めて簡潔に構成できる。具体的には、従来のようにノイズフィルタ毎にカウンタ回路を設ける場合と比較して、基本的にはセットリセットフリップフロップ(RS−F/F4)1個、およびセレクタ7、I/O回路6を設ければよい。これによって、LSIの回路面積を大幅に低減できる。
また、従来は、カウンタ回路のクロックに依存して試験可能なノイズフィルタの最小除去パルスの範囲に制限があった。しかし、本LSIでは、RS−F/F4にてセット可能なパルスが制限となり、最小除去パルスの範囲をよりパルス幅の小さい範囲に拡張しやすい。さらに、入力端子8に入力されるパルス自体は、外部回路で生成すればよいので、LSI自体の構成によらず、自在に入力パルスを選択できる可能性が高まる。
1 I/O回路
2 ノイズフィルタ
3 セレクタ
4 RS−F/F
5 セレクタ
6 I/O回路
7 モニタ端子
8 入力端子
9 TEST2端子
20 テスタ
22 制御部
23 表示部
24 パルス信号発生部
25 信号検知部
2 ノイズフィルタ
3 セレクタ
4 RS−F/F
5 セレクタ
6 I/O回路
7 モニタ端子
8 入力端子
9 TEST2端子
20 テスタ
22 制御部
23 表示部
24 パルス信号発生部
25 信号検知部
Claims (4)
- 信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
を備えることを特徴とする信号処理回路。 - 前記セットリセットフリップフロップの出力信号の前記モニタ端子への出力可否を所定の制御信号によって制御する選択回路をさらに備えることを特徴とする請求項1に記載の信号処理回路。
- 信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
前記ノイズフィルタからの信号を処理する論理回路と、を備えることを特徴とする電子装置。 - 入力端子へ入力された信号から所定のパルス幅以下のパルスノイズを除去すべく構成されたノイズフィルタと、
前記ノイズフィルタの出力信号がセット端子に入力されるセットリセットフリップフロップと、
前記セットリセットフリップフロップの出力信号が出力されるモニタ端子と、
を備える信号処理回路の試験方法であり、
前記入力端子に、パルス幅の異なるパルス波形を入力するとともにそのパルス波形の入力に対する前記セットリセットフリップフロップの出力信号を前記モニタ端子で検知するステップと、
前記モニタ端子でセットリセットフリップフロップのセット状態への遷移が検知されたときに、その遷移を引き起こしたパルス波形を特定することによって前記ノイズフィルタの性能を判定するステップと、
を備えることを特徴とする信号処理回路の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007088059A JP2008249372A (ja) | 2007-03-29 | 2007-03-29 | 信号処理回路、電子装置、および信号処理回路の試験方法 |
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ID=39974520
Family Applications (1)
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JP2007088059A Withdrawn JP2008249372A (ja) | 2007-03-29 | 2007-03-29 | 信号処理回路、電子装置、および信号処理回路の試験方法 |
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JP (1) | JP2008249372A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012063309A (ja) * | 2010-09-17 | 2012-03-29 | Lapis Semiconductor Co Ltd | 半導体集積回路及びノイズ耐性検査方法 |
-
2007
- 2007-03-29 JP JP2007088059A patent/JP2008249372A/ja not_active Withdrawn
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