JP2000266816A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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- JP2000266816A JP2000266816A JP11071066A JP7106699A JP2000266816A JP 2000266816 A JP2000266816 A JP 2000266816A JP 11071066 A JP11071066 A JP 11071066A JP 7106699 A JP7106699 A JP 7106699A JP 2000266816 A JP2000266816 A JP 2000266816A
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Abstract
(57)【要約】
【課題】 テストパターン等を発生させる機能を有しな
い簡単な試験装置で容易に特性評価を行うことができ、
しかも短時間かつ容易に不良箇所の解析を行うことので
きる半導体装置の試験方法を提供する。 【解決手段】 演算処理手段及び記憶手段４を内蔵した
半導体装置１の内部回路３の特性評価を、演算処理手段
により記憶手段４に格納されたプログラム６〜８を起動
させて行う半導体装置１の試験方法であって、外部から
信号が入力された場合に、演算処理手段によりプログラ
ム６〜８を起動させてテストパターンＰを発生させ、こ
のテストパターンＰにより得られた内部回路３の測定デ
ータＤに基づき特性の評価を行い、この評価結果を一時
格納するとともに外部へモニター出力Ｍすることを特徴
としている。
い簡単な試験装置で容易に特性評価を行うことができ、
しかも短時間かつ容易に不良箇所の解析を行うことので
きる半導体装置の試験方法を提供する。 【解決手段】 演算処理手段及び記憶手段４を内蔵した
半導体装置１の内部回路３の特性評価を、演算処理手段
により記憶手段４に格納されたプログラム６〜８を起動
させて行う半導体装置１の試験方法であって、外部から
信号が入力された場合に、演算処理手段によりプログラ
ム６〜８を起動させてテストパターンＰを発生させ、こ
のテストパターンＰにより得られた内部回路３の測定デ
ータＤに基づき特性の評価を行い、この評価結果を一時
格納するとともに外部へモニター出力Ｍすることを特徴
としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の試験
方法に関し、特に、半導体装置が自らテストパターンを
発生させて内部回路の特性評価を行う半導体装置の試験
方法に関するものである。
方法に関し、特に、半導体装置が自らテストパターンを
発生させて内部回路の特性評価を行う半導体装置の試験
方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の試験方法の１つにモ
ニターバーインテストがある。このモニターバーインテ
ストは、外部からの信号入力に伴い、被テストサンプル
である半導体装置が自らテストパターンを発生させて内
部回路のテストを行うことにより、得られたテスト結果
を常時外部でモニターしながらバーインテストをするも
のである。
ニターバーインテストがある。このモニターバーインテ
ストは、外部からの信号入力に伴い、被テストサンプル
である半導体装置が自らテストパターンを発生させて内
部回路のテストを行うことにより、得られたテスト結果
を常時外部でモニターしながらバーインテストをするも
のである。
【０００３】このモニターバーインテストは、テストパ
ターン発生処理プログラムと測定結果出力プログラムで
構成され、テストパターンの発生により得られた測定結
果をテスト毎に出力している。このモニターバーインテ
ストは、外部でモニター出来る端子の数に制限があるた
めに、１度に多数のサンプルをテストしようとするとさ
らに厳しくなり、モニター端子の数は、サンプル１つに
対し１端子または２端子になる。
ターン発生処理プログラムと測定結果出力プログラムで
構成され、テストパターンの発生により得られた測定結
果をテスト毎に出力している。このモニターバーインテ
ストは、外部でモニター出来る端子の数に制限があるた
めに、１度に多数のサンプルをテストしようとするとさ
らに厳しくなり、モニター端子の数は、サンプル１つに
対し１端子または２端子になる。
【０００４】
【発明が解決しようとする課題】ところで、従来のモニ
ターバーインテストでは、テストパターンの発生により
得られた測定結果をテスト毎に出力しているので、全体
のテストに要する時間が掛かり過ぎるという問題点があ
った。その理由は、測定結果を出力するために何度も出
力プログラムの実行を行うが、出力は外部装置とのタイ
ミングを取り確実に受信してもらうためにマージンを持
たせなければならないからである。
ターバーインテストでは、テストパターンの発生により
得られた測定結果をテスト毎に出力しているので、全体
のテストに要する時間が掛かり過ぎるという問題点があ
った。その理由は、測定結果を出力するために何度も出
力プログラムの実行を行うが、出力は外部装置とのタイ
ミングを取り確実に受信してもらうためにマージンを持
たせなければならないからである。
【０００５】また、このモニターバーインテストにおけ
る問題点を解決するために、測定データ圧縮装置を追加
した構成のものもある。この構成では、測定結果データ
を圧縮装置で圧縮するために、テスト毎に測定結果を出
力する必要がなくなり、全体のテスト時間も短縮され
る。しかしながら、この方法では、出力されたデータが
圧縮されたデータであるために、不良判定した箇所を特
定することが難しいという問題点がある。
る問題点を解決するために、測定データ圧縮装置を追加
した構成のものもある。この構成では、測定結果データ
を圧縮装置で圧縮するために、テスト毎に測定結果を出
力する必要がなくなり、全体のテスト時間も短縮され
る。しかしながら、この方法では、出力されたデータが
圧縮されたデータであるために、不良判定した箇所を特
定することが難しいという問題点がある。
【０００６】本発明は、上記の事情に鑑みてなされたも
のであって、テストパターン等を発生させる機能を有し
ない簡単な試験装置で容易に特性評価を行うことがで
き、しかも短時間かつ容易に不良箇所の解析を行うこと
のできる半導体装置の試験方法を提供することを目的と
する。
のであって、テストパターン等を発生させる機能を有し
ない簡単な試験装置で容易に特性評価を行うことがで
き、しかも短時間かつ容易に不良箇所の解析を行うこと
のできる半導体装置の試験方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の様な半導体装置の試験方法を提供し
た。すなわち、請求項１記載の半導体装置の試験方法
は、演算処理手段及び記憶手段を内蔵した半導体装置の
内部回路の特性評価を、前記演算処理手段により前記記
憶手段に格納されたプログラムを起動させて行う半導体
装置の試験方法であって、外部から信号が入力された場
合に、前記演算処理手段により前記プログラムを起動さ
せてテストパターンを発生させ、このテストパターンに
より得られた前記内部回路の測定データに基づき特性の
評価を行い、この評価結果を一時格納するとともに外部
へ出力することを特徴としている。
に、本発明は次の様な半導体装置の試験方法を提供し
た。すなわち、請求項１記載の半導体装置の試験方法
は、演算処理手段及び記憶手段を内蔵した半導体装置の
内部回路の特性評価を、前記演算処理手段により前記記
憶手段に格納されたプログラムを起動させて行う半導体
装置の試験方法であって、外部から信号が入力された場
合に、前記演算処理手段により前記プログラムを起動さ
せてテストパターンを発生させ、このテストパターンに
より得られた前記内部回路の測定データに基づき特性の
評価を行い、この評価結果を一時格納するとともに外部
へ出力することを特徴としている。
【０００８】請求項２記載の半導体装置の試験方法は、
請求項１記載の半導体装置の試験方法において、前記テ
ストパターンを複数の異なるテストパターンとし、これ
らのテストパターンを順次発生させて各テストパターン
による特性の評価を行い、これらの評価結果を一時格納
するとともに外部へ出力することを特徴としている。
請求項１記載の半導体装置の試験方法において、前記テ
ストパターンを複数の異なるテストパターンとし、これ
らのテストパターンを順次発生させて各テストパターン
による特性の評価を行い、これらの評価結果を一時格納
するとともに外部へ出力することを特徴としている。
【０００９】請求項３記載の半導体装置の試験方法は、
請求項１または２記載の半導体装置の試験方法におい
て、前記プログラムは、テストパターン発生処理プログ
ラム及び測定データ判定プログラムを備えてなることを
特徴としている。
請求項１または２記載の半導体装置の試験方法におい
て、前記プログラムは、テストパターン発生処理プログ
ラム及び測定データ判定プログラムを備えてなることを
特徴としている。
【００１０】
【発明の実施の形態】本発明の半導体装置の試験方法の
一実施形態について図面に基づき説明する。図１は本発
明の一実施形態の半導体装置におけるモニターバーイン
テストの処理の流れを示す説明図、図２は半導体装置の
内部構成を示すブロック図であり、図において、１はモ
ニターバーインテストの対象となる半導体装置（以下、
被テストサンプルと称する）、２は被テストサンプル１
から出力される判定結果を受信し表示するテスタであ
る。
一実施形態について図面に基づき説明する。図１は本発
明の一実施形態の半導体装置におけるモニターバーイン
テストの処理の流れを示す説明図、図２は半導体装置の
内部構成を示すブロック図であり、図において、１はモ
ニターバーインテストの対象となる半導体装置（以下、
被テストサンプルと称する）、２は被テストサンプル１
から出力される判定結果を受信し表示するテスタであ
る。
【００１１】この被テストサンプル１は、テストの対象
となる内部回路（以下、被テスト回路と称する）３の他
に、メモリ（記憶手段）４、良・不良の判定結果を一時
格納する良・不良判定結果格納装置５及び図示しないＣ
ＰＵ（演算処理手段）を備えている。このメモリ４に
は、外部からの入力信号に伴い前記ＣＰＵにより起動さ
れてテストパターンＰを発生させるテストパターン発生
処理プログラム６、テストパターンＰにより得られた測
定データＤの良・不良判定を行う測定結果良・不良判定
プログラム（測定データ判定プログラム）７及び外部へ
モニター出力Ｍを行う良・不良判定結果出力プログラム
８が格納されている。
となる内部回路（以下、被テスト回路と称する）３の他
に、メモリ（記憶手段）４、良・不良の判定結果を一時
格納する良・不良判定結果格納装置５及び図示しないＣ
ＰＵ（演算処理手段）を備えている。このメモリ４に
は、外部からの入力信号に伴い前記ＣＰＵにより起動さ
れてテストパターンＰを発生させるテストパターン発生
処理プログラム６、テストパターンＰにより得られた測
定データＤの良・不良判定を行う測定結果良・不良判定
プログラム（測定データ判定プログラム）７及び外部へ
モニター出力Ｍを行う良・不良判定結果出力プログラム
８が格納されている。
【００１２】次に、この被テストサンプル１のモニター
バーインテストについて図２及び図３に基づき説明す
る。まず、良・不良判定結果格納装置５の初期化を行な
い、良品判定を表すデータを判定結果を格納する良・不
良判定結果格納装置５に書き込む（ステップＳ１）。
例えば、良・不良判定結果格納装置５のデータ幅を１バ
イトと設定するとともに、良品を表すデータとして００
Ｈを設定し、この「００Ｈ」を良・不良判定結果格納装
置５に書き込む。
バーインテストについて図２及び図３に基づき説明す
る。まず、良・不良判定結果格納装置５の初期化を行な
い、良品判定を表すデータを判定結果を格納する良・不
良判定結果格納装置５に書き込む（ステップＳ１）。
例えば、良・不良判定結果格納装置５のデータ幅を１バ
イトと設定するとともに、良品を表すデータとして００
Ｈを設定し、この「００Ｈ」を良・不良判定結果格納装
置５に書き込む。
【００１３】次いで、テストパターン発生処理プログラ
ム６により「テストパターン１」を発生させ、この「テ
ストパターン１」により被テスト回路３のテストを行
い、測定データＤを得る（ステップＳ２）。次いで、判
定結果良・不良判定プログラム７により、得られた測定
データＤを被テストサンプル１のメモリ４にあらかじめ
格納してある期待値と比較し、測定データＤの良・不良
判定を行う（ステップＳ３）。測定データＤはテストパ
ターンＰにより被テスト回路３を動作することで得られ
るので、この測定データＤが期待値と異なる場合には、
被テスト回路３に故障があると判断する。
ム６により「テストパターン１」を発生させ、この「テ
ストパターン１」により被テスト回路３のテストを行
い、測定データＤを得る（ステップＳ２）。次いで、判
定結果良・不良判定プログラム７により、得られた測定
データＤを被テストサンプル１のメモリ４にあらかじめ
格納してある期待値と比較し、測定データＤの良・不良
判定を行う（ステップＳ３）。測定データＤはテストパ
ターンＰにより被テスト回路３を動作することで得られ
るので、この測定データＤが期待値と異なる場合には、
被テスト回路３に故障があると判断する。
【００１４】ここで、被テスト回路３が不良と判定され
た場合、実行したテストパターン固有のナンバーを良・
不良判定結果格納装置５に上書きする（ステップＳ
４）。例えば「テストパターン１」を「テストＮＯ．０
１」とし、固有値「０１Ｈ」を持つものとする。そし
て、この「テストパターン１」により被テスト回路３の
テストで得られる測定データＤの期待値を「５５Ｈ」と
する。実際に「テストパターン１」で被テスト回路３の
テストを行い、得られた測定データＤが「５５Ｈ」であ
れば期待値と一致するので「良」と判定し、測定データ
Ｄが「５５Ｈ」以外、例えば「５４Ｈ」等であれば期待
値とは一致しないので「不良」と判定する。
た場合、実行したテストパターン固有のナンバーを良・
不良判定結果格納装置５に上書きする（ステップＳ
４）。例えば「テストパターン１」を「テストＮＯ．０
１」とし、固有値「０１Ｈ」を持つものとする。そし
て、この「テストパターン１」により被テスト回路３の
テストで得られる測定データＤの期待値を「５５Ｈ」と
する。実際に「テストパターン１」で被テスト回路３の
テストを行い、得られた測定データＤが「５５Ｈ」であ
れば期待値と一致するので「良」と判定し、測定データ
Ｄが「５５Ｈ」以外、例えば「５４Ｈ」等であれば期待
値とは一致しないので「不良」と判定する。
【００１５】「不良」と判定された場合、「テストパタ
ーン１」の固有値「０１Ｈ」を良・不良判定結果格納装
置５に上書きする。また、「良」と判定された場合は、
ステップＳ４の処理は行われずに次のステップＳ５に進
むことになり、良・不良判定結果格納装置５には「００
Ｈ」が残ることになる。以下、テストパターン発生処理
プログラム６による「テストパターン２」の発生及び測
定（ステップＳ５）〜測定データの良・不良判定、良・
不良判定結果格納装置５への上書き、を繰り返し行う。
ーン１」の固有値「０１Ｈ」を良・不良判定結果格納装
置５に上書きする。また、「良」と判定された場合は、
ステップＳ４の処理は行われずに次のステップＳ５に進
むことになり、良・不良判定結果格納装置５には「００
Ｈ」が残ることになる。以下、テストパターン発生処理
プログラム６による「テストパターン２」の発生及び測
定（ステップＳ５）〜測定データの良・不良判定、良・
不良判定結果格納装置５への上書き、を繰り返し行う。
【００１６】何度か繰り返した後、良・不良判定結果出
力プログラム８によって、外部に接続されたテスタ２に
良・不良判定結果をモニター出力Ｍする（ステップＳ
Ｅ）。例えば「テストパターン２」を固有値「０２
Ｈ」、「テストパターン３」を「０３Ｈ」、…「テスト
パターン２５５」を「ＦＦＨ」とすれば、ステップＳＥ
の良・不良判定結果出力で「００Ｈ」が出力されれば、
この被テストサンプル１は「良」、また、「００Ｈ」以
外の「０１Ｈ」や「ＦＦＨ」等が出力されれば「不良」
と、テスタ２にて判定することができる。
力プログラム８によって、外部に接続されたテスタ２に
良・不良判定結果をモニター出力Ｍする（ステップＳ
Ｅ）。例えば「テストパターン２」を固有値「０２
Ｈ」、「テストパターン３」を「０３Ｈ」、…「テスト
パターン２５５」を「ＦＦＨ」とすれば、ステップＳＥ
の良・不良判定結果出力で「００Ｈ」が出力されれば、
この被テストサンプル１は「良」、また、「００Ｈ」以
外の「０１Ｈ」や「ＦＦＨ」等が出力されれば「不良」
と、テスタ２にて判定することができる。
【００１７】また、「不良」の判定だけでなく、良・不
良判定結果出力で「０１Ｈ」が出力された場合は「テス
トパターン１」のテストで、また「ＦＦＨ」が出力され
た場合は「テストパターン２５５」のテストで、不良と
判定されたことがわかり、どこの回路が不良であるかを
容易に特定することができる。さらに、良・不良判定結
果出力を終了した後においても、良・不良判定結果格納
装置５を初期化し、「テストパターン２５６」の固有値
を「０１Ｈ」、「テストパターン２５７」の固有値を
「０２Ｈ」…として再びテストを行えば、テストパター
ンの数が増えても容易に対応することができる。なお、
テストパターンの数の増加への対応は、良・不良判定結
果格納装置５のデータ幅を変えることによっても行うこ
とができる。
良判定結果出力で「０１Ｈ」が出力された場合は「テス
トパターン１」のテストで、また「ＦＦＨ」が出力され
た場合は「テストパターン２５５」のテストで、不良と
判定されたことがわかり、どこの回路が不良であるかを
容易に特定することができる。さらに、良・不良判定結
果出力を終了した後においても、良・不良判定結果格納
装置５を初期化し、「テストパターン２５６」の固有値
を「０１Ｈ」、「テストパターン２５７」の固有値を
「０２Ｈ」…として再びテストを行えば、テストパター
ンの数が増えても容易に対応することができる。なお、
テストパターンの数の増加への対応は、良・不良判定結
果格納装置５のデータ幅を変えることによっても行うこ
とができる。
【００１８】次に、このモニターバーインテストを適用
した一例として、８ビットのポートの入出力のテストパ
ターンを発生させた場合について図４に基づき説明す
る。まず、この被テストサンプル１１に格納されたテス
トパターン発生処理プログラム１２（固有値０１Ｈ）に
より被テスト回路であるポートＸ１３から「００Ｈ」を
出力させる。これに対し、被テストサンプル１１の外部
に接続されたもう１つの被テスト回路であるポートＹ１
４に入力されたデータを読み込む。
した一例として、８ビットのポートの入出力のテストパ
ターンを発生させた場合について図４に基づき説明す
る。まず、この被テストサンプル１１に格納されたテス
トパターン発生処理プログラム１２（固有値０１Ｈ）に
より被テスト回路であるポートＸ１３から「００Ｈ」を
出力させる。これに対し、被テストサンプル１１の外部
に接続されたもう１つの被テスト回路であるポートＹ１
４に入力されたデータを読み込む。
【００１９】次いで、読み込まれたデータを期待値と比
較する。ここで、ポートＸ１３とポートＹ１４が１対１
で接続されているとすると、この場合の期待値は「００
Ｈ」ということになる。読み込まれたデータが期待値と
同じ「００Ｈ」であれば「良」と判定し、「００Ｈ」以
外であればテストパターンの発生により動作する回路、
ポートＸ１３の出力回路、ポートＹ１４の入力回路また
はテストパターン発生処理プログラム１２を格納してい
るメモリの何れかに故障があると考えられるので「不
良」と判定し、固有値「０１Ｈ」を良・不良判定結果格
納装置１５（初期値００Ｈ）に書き込む。
較する。ここで、ポートＸ１３とポートＹ１４が１対１
で接続されているとすると、この場合の期待値は「００
Ｈ」ということになる。読み込まれたデータが期待値と
同じ「００Ｈ」であれば「良」と判定し、「００Ｈ」以
外であればテストパターンの発生により動作する回路、
ポートＸ１３の出力回路、ポートＹ１４の入力回路また
はテストパターン発生処理プログラム１２を格納してい
るメモリの何れかに故障があると考えられるので「不
良」と判定し、固有値「０１Ｈ」を良・不良判定結果格
納装置１５（初期値００Ｈ）に書き込む。
【００２０】この良・不良判定結果格納装置１５に書き
込まれているデータを良・不良判定結果出力プログラム
１６により出力されたデータをモニターすることで、被
テストサンプル１１が「良」、「不良」のいずれである
か、不良判定したテストパターンがいずれのテストパタ
ーンであるかを判定することができる。
込まれているデータを良・不良判定結果出力プログラム
１６により出力されたデータをモニターすることで、被
テストサンプル１１が「良」、「不良」のいずれである
か、不良判定したテストパターンがいずれのテストパタ
ーンであるかを判定することができる。
【００２１】本実施形態のモニターバーインテストによ
れば、実際の良・不良の判定を被テストサンプル１、１
１の内部で行なうことができるので、外部のテスタ２等
はテスト１つ１つに対し期待値を持つ必要が無くなり、
外部に接続された簡単な構成のテスタ２等を用いて良・
不良の判定を容易に行うことができる。また、テストパ
ターンによる測定結果を出力するのではなく、不良と判
定されたテストのナンバーを出力するので、テストに長
時間を要することなく、不良箇所の解析を容易に行うこ
とができる。
れば、実際の良・不良の判定を被テストサンプル１、１
１の内部で行なうことができるので、外部のテスタ２等
はテスト１つ１つに対し期待値を持つ必要が無くなり、
外部に接続された簡単な構成のテスタ２等を用いて良・
不良の判定を容易に行うことができる。また、テストパ
ターンによる測定結果を出力するのではなく、不良と判
定されたテストのナンバーを出力するので、テストに長
時間を要することなく、不良箇所の解析を容易に行うこ
とができる。
【００２２】以上、本発明の半導体装置の試験方法の一
実施形態について図面に基づき説明してきたが、具体的
な構成は本実施形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、本実施形態では、良・不良判定結果格納装置５
を被テストサンプル１の内部かつメモリ４の外部に設け
た構成としたが、メモリ４の内部に設けた構成としても
よい。
実施形態について図面に基づき説明してきたが、具体的
な構成は本実施形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲で設計の変更等が可能である。
例えば、本実施形態では、良・不良判定結果格納装置５
を被テストサンプル１の内部かつメモリ４の外部に設け
た構成としたが、メモリ４の内部に設けた構成としても
よい。
【００２３】
【発明の効果】以上説明した様に、本発明の半導体装置
の試験方法によれば、実際の良・不良の判定を半導体装
置の内部で行なうことができるので、外部のテスタ等の
装置は各テストそれぞれに対し期待値を持つ必要が無く
なり、外部に接続された簡単な構成の装置等を用いて良
・不良の判定を容易に行うことができる。また、テスト
パターンによる測定結果を出力するのではなく、不良と
判定されたテストの種類を出力するので、テストに長時
間を要することなく、不良箇所の解析を容易に行うこと
ができる。
の試験方法によれば、実際の良・不良の判定を半導体装
置の内部で行なうことができるので、外部のテスタ等の
装置は各テストそれぞれに対し期待値を持つ必要が無く
なり、外部に接続された簡単な構成の装置等を用いて良
・不良の判定を容易に行うことができる。また、テスト
パターンによる測定結果を出力するのではなく、不良と
判定されたテストの種類を出力するので、テストに長時
間を要することなく、不良箇所の解析を容易に行うこと
ができる。
【００２４】以上により、テストパターン等を発生させ
る機能を有しない簡単な試験装置で容易に特性評価を行
うことができ、しかも短時間かつ容易に不良箇所の解析
を行うことのできる半導体装置の試験方法を提供するこ
とができる。
る機能を有しない簡単な試験装置で容易に特性評価を行
うことができ、しかも短時間かつ容易に不良箇所の解析
を行うことのできる半導体装置の試験方法を提供するこ
とができる。
【図１】 本発明の一実施形態の半導体装置におけるモ
ニターバーインテストの処理の流れを示す説明図であ
る。
ニターバーインテストの処理の流れを示す説明図であ
る。
【図２】 本発明の一実施形態の半導体装置の内部構成
を示すブロック図である。
を示すブロック図である。
【図３】 本発明の一実施形態の半導体装置のモニター
バーインテストを示す流れ図である。
バーインテストを示す流れ図である。
【図４】 本発明の一実施形態の半導体装置のモニター
バーインテストを適用した一例である８ビットのポート
の入出力のテストパターンを発生させた場合の説明図で
ある。
バーインテストを適用した一例である８ビットのポート
の入出力のテストパターンを発生させた場合の説明図で
ある。
１ 被テストサンプル ２ テスタ ３ 被テスト回路 ４ メモリ ５ 良・不良判定結果格納装置 ６ テストパターン発生処理プログラム ７ 測定結果良・不良判定プログラム（測定データ判定
プログラム） ８ 良・不良判定結果出力プログラム １１ 被テストサンプル １２ テストパターン発生処理プログラム １３ ポートＸ １４ ポートＹ １５ 良・不良判定結果格納装置 １６ 良・不良判定結果出力プログラム Ｐ テストパターン Ｄ 測定データ Ｍ モニター出力
プログラム） ８ 良・不良判定結果出力プログラム １１ 被テストサンプル １２ テストパターン発生処理プログラム １３ ポートＸ １４ ポートＹ １５ 良・不良判定結果格納装置 １６ 良・不良判定結果出力プログラム Ｐ テストパターン Ｄ 測定データ Ｍ モニター出力
Claims (3)
- 【請求項１】 演算処理手段及び記憶手段を内蔵した半
導体装置の内部回路の特性評価を、前記演算処理手段に
より前記記憶手段に格納されたプログラムを起動させて
行う半導体装置の試験方法であって、 外部から信号が入力された場合に、前記演算処理手段に
より前記プログラムを起動させてテストパターンを発生
させ、このテストパターンにより得られた前記内部回路
の測定データに基づき特性の評価を行い、この評価結果
を一時格納するとともに外部へ出力することを特徴とす
る半導体装置の試験方法。 - 【請求項２】 前記テストパターンを複数の異なるテス
トパターンとし、これらのテストパターンを順次発生さ
せて各テストパターンによる特性の評価を行い、これら
の評価結果を一時格納するとともに外部へ出力すること
を特徴とする請求項１記載の半導体装置の試験方法。 - 【請求項３】 前記プログラムは、テストパターン発生
処理プログラム及び測定データ判定プログラムを備えて
なることを特徴とする請求項１または２記載の半導体装
置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071066A JP2000266816A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11071066A JP2000266816A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000266816A true JP2000266816A (ja) | 2000-09-29 |
Family
ID=13449794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11071066A Pending JP2000266816A (ja) | 1999-03-16 | 1999-03-16 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000266816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007072968A (ja) * | 2005-09-09 | 2007-03-22 | Ricoh Co Ltd | ソフトウェア検証方法、ソフトウェア検証プログラム、及び、該プログラムが組み込まれた画像形成装置 |
| JPWO2006080111A1 (ja) * | 2005-01-27 | 2008-06-19 | 松下電器産業株式会社 | 半導体集積回路及びシステムｌｓｉ |
-
1999
- 1999-03-16 JP JP11071066A patent/JP2000266816A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006080111A1 (ja) * | 2005-01-27 | 2008-06-19 | 松下電器産業株式会社 | 半導体集積回路及びシステムｌｓｉ |
| US7739571B2 (en) | 2005-01-27 | 2010-06-15 | Panasonic Corporation | Semiconductor integrated circuit and system LSI having a test expected value programming circuit |
| JP4516110B2 (ja) * | 2005-01-27 | 2010-08-04 | パナソニック株式会社 | システムｌｓｉ |
| JP2007072968A (ja) * | 2005-09-09 | 2007-03-22 | Ricoh Co Ltd | ソフトウェア検証方法、ソフトウェア検証プログラム、及び、該プログラムが組み込まれた画像形成装置 |
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