JPH09211078A

JPH09211078A - 半導体メモリ試験装置の判定回路

Info

Publication number: JPH09211078A
Application number: JP8034369A
Authority: JP
Inventors: Tadakazu Endo; 忠和遠藤
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1996-01-29
Filing date: 1996-01-29
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】被測定デバイスのピン数が増しても、ケーブ
ル不要で被測定デバイスの次の試験の進行を可能にする
半導体メモリ装置の判定回路を提供すること。【解決手段】第１のフェイル・メモリ回路３Ａに被測
定デバイス１のフェイル信号を書き込み、第２のフェイ
ル・メモリ回路３Ｂにマスク信号を書き込み、アドレス
発生器４からのアドレス信号ｃにより、第１のアドレス
制御器５Ａで第１のフェイル・メモリ回路３Ａのフェイ
ル信号ｇを読み出し、第２のアドレス制御器５Ｂで第２
のフェイル・メモリ回路３Ｂのマスク信号ｆを読み出
し、フェイル信号ｇとマスク信号ｆとの論理積を判定回
路Ａ内のアンドゲート６で求めてフリップ・フロップ回
路７に出力し、マスク時のフェイルを判定回路Ａから出
力せず、非マスク時のフェイルを判定回路Ａから出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ試
験装置を用いて、試験メモリデバイスの試験結果がフェ
イルと判定された時、次試験よりフェイルと判定された
アドレスの個所をマスク（無視）させて評価を進める半
導体メモリ試験装置の判定回路に関する。

【０００２】

【従来の技術】次に、従来の半導体メモリ試験装置の判
定回路の構成を示す回路図を図３に示す。従来、図３の
構成による半導体試験装置で試験メモリ・デバイスなど
の被測定デバイス３１の所定の試験を行った結果、この
被測定デバイス３１が不良と判定されたにもかかわら
ず、この被測定デバイス３１の別の評価を行う必要があ
る場合には、さらに、被測定デバイス３１の別の試験を
行うために、被測定デバイス３１から出力信号ａを出力
する。

【０００３】この出力信号ａは、フォーマット回路およ
び判定回路３２に送出し、このフォーマット回路および
判定回路３２において、出力信号ａのフォーマットにフ
ェイル信号が含まれているか否かの判定を行い、このフ
ォーマット回路および判定回路３２で、出力信号ａのフ
ォーマットにフェイル信号が含まれていると判定した場
合には、フォーマット回路および判定回路３２からフェ
イル信号ｂを第１のフェイル・メモリ回路３３Ａ、第２
のフェイル・メモリ回路３３Ｂに入力するようにしてい
る。

【０００４】このフェイル信号ｂの第１のフェイル・メ
モリ回路３３Ａ、第２のフェイル・メモリ回路３３Ｂへ
の入力に際しては、アドレス発生器３４から出力される
アドレス信号ｃを第１のアドレス制御器３５Ａ，第２の
アドレス制御器３５Ｂにそれぞれ出力する。

【０００５】このアドレス信号ｃに基づき、第１のアド
レス制御器３５Ａは出力信号ｄを第１のフェイル・メモ
リ回路３３Ａに与えながら、フォーマット回路および判
定回路３２から出力される上記フェイル信号ｂを第１の
フェイル・メモリ回路３３Ａに取り込んで、フェイル信
号をこの第１のフェイル・メモリ回路３３Ａのフェイル
・アドレスに書き込む。

【０００６】同様に、アドレス信号ｃに基づき、第２の
アドレス制御器３５Ｂから出力信号ｅを第２のフェイル
・メモリ回路３３Ｂに与えながら、フォーマット回路お
よび判定回路３２から出力される上記フェイル信号ｂを
第２のフェイル・メモリ回路３３Ｂに取り込んで、フェ
イル信号をこの第２のフェイル・メモリ回路３３のフェ
イル・アドレスに書き込む。

【０００７】また、被測定デバイス３１の試験結果がフ
ェイルと判定されたときに、この被測定デバイス３１の
次の試験工程に進行する際に、フェイルと判定されたデ
ータ、すなわち、上記フェイル信号をマスクする場合に
は、アドレス発生器３４から出力されるアドレス信号ｃ
を第２のアドレス制御器３５Ｂに入力して、このアドレ
ス信号ｃに基づき第２のアドレス制御器３５Ｂから出力
される出力信号ｅを第２のフェイル・メモリ回路３３Ｂ
に入力しながら、マスク信号ｆとしてフォーマット回路
および判定回路３２に出力する。

【０００８】フォーマット回路および判定回路３２にマ
スク信号ｆを入力させることにより、被測定デバイス３
１の試験結果がフォーマット回路および判定回路３２に
入力されて、このフォーマット回路および判定回路３２
により、試験結果にフェイル信号ｂが含まれていても、
このフェイル信号ｂをマスクすることにより、第１のフ
ェイル・メモリ回路３３Ａにフェイル信号ｂを書き込ま
ないようにしている。

【０００９】これにより、被測定デバイス３１の試験結
果にフェイルが発生しても、被測定デバイス３１を次の
試験工程に進めることができ、被測定デバイス３１の評
価を進めることができる。

【００１０】

【発明が解決しようとする課題】しかし、図３の従来の
半導体メモリ試験装置の判定回路では、第２のフェイル
・メモリ回路３３Ｂからマスク信号ｆを出力させフォー
マット回路および判定回路３２に入力する経路は、被測
定デバイス３１がメモリ・デバイスの場合に、このメモ
リ・デバイスのピン数増大に比例して経路も増大してい
く。

【００１１】また、従来の半導体メモリ試験装置の判定
回路では、フォーマット回路および判定回路３２とマス
ク信号ｆを発生させる位置が離れているために、ケーブ
ル配線を行っている。したがって、回路構成が複雑にな
り、ケーブル配線を行う煩雑を回避することができな
い。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、この発明は、被測定デバイスの試験時に、被測定デ
バイスのフェイル・アドレスのデータをマスクさせる機
能をもつ半導体メモリ試験装置の判定回路において、上
記被測定デバイスのフェイル信号が書き込まれるフェイ
ル・メモリ回路３Ａと、上記被測定デバイスのフェイル
・アドレスのデータをマスクさせるためのマスク信号を
格納したフェイル・メモリ回路３Ｂと、フェイル・メモ
リ回路３Ａにフェイル信号を書き込んだ後にフェイル・
メモリ回路３Ａからフェイル信号を取り出すアドレス制
御回路５Ａと、アドレス制御回路５Ａにより取り出すフ
ェイル信号のアドレスと同一アドレスの上記マスク信号
をフェイル・メモリ回路３Ｂから取り出すアドレス制御
回路５Ｂと、フェイル・メモリ回路３Ａより取り出した
フェイル信号とフェイル・メモリ回路３Ｂから取り出し
たマスク信号との論理積を求めた結果を保持して非マス
ク時のフェイル信号のみを出力する判定回路Ａとを備え
る。

【００１３】また、判定判定回路Ａは、フェイル信号と
マスク信号との論理積を求めるアンドゲート６と、この
アンドゲート６の出力をオアゲート８を通して保持して
非マスク時のフェイル信号のみを出力するフリップ・フ
ロップ回路７とを備える。

【００１４】

【発明の実施の形態】この発明の半導体メモリ試験装置
の判定回路は、フェイル・メモリを２分割し、フェイル
・メモリ回路３Ａに被測定デバイス１のフェイル信号を
書き込み、フェイル・メモリ回路３Ｂにフェイルをマス
クするためのマスク信号を格納させておき、アドレス発
生器４のアドレス信号ｃをアドレス制御器５Ａ、アドレ
ス制御器５Ｂに入力させ、アドレス制御器５Ａ、アドレ
ス制御器５Ｂでそれぞれフェイル・メモリ回路３Ａ，３
Ｂの同一アドレスを同時にアクセスし、フェイル・メモ
リ回路３Ａから出力されるフェイル信号ｇと、フェイル
・メモリ回路３Ｂから出力されるマスク信号ｆを判定回
路Ａに入力させ判定回路Ａ内で論理積を求め、その結果
を貯えてマスク時に「フェイル信号」をマスクし、判定
回路Ａから出力判定信号を出力させず、非マスク時に
「フェイル信号」をマスクせずに、判定回路Ａから出力
判定信号を出力し、一度非マスク状態時に「フェイル信
号」があると、「フェイル」有りの判定信号ｈを出力す
る。

【００１５】次に、この発明による半導体メモリ試験装
置の判定回路の実施の形態について、図１のブロック図
を参照して詳細に説明する。

【００１６】図１で、試験を行うメモリ・デバイス、す
なわち、被測定デバイス１の所定の測定の結果、この被
測定デバイス１が不良と判定されているが、被測定デバ
イス１の別の評価を行うために、被測定デバイス１の次
の試験工程の続行が必要である場合には、被測定デバイ
ス１から出力信号ａがフォーマット回路２に出力される
ようになっている。

【００１７】フォーマット回路２は、この出力信号ａを
入力することにより、出力信号ａを「フェイル信号」、
「パス信号」、「フェイル信号」、「パス信号」・・・
を交互に配列してフォーマット化するとともに、「フェ
イル信号」と「パス信号」、「フェイル信号」と「パス
信号」・・・の組に対して、「マスク状態」、「非マス
ク状態」を交互に配置してフォーマット化するようにな
っている。

【００１８】このような状態で、非測定デバイス１の次
の評価および解析の条件に基づいてアドレス発生器４か
らアドレス信号ｃがアドレス制御器５Ｂから入力される
ようになっている。

【００１９】アドレス制御器５Ｂにアドレス信号ｃが入
力されることにより、アドレス制御器５Ｂから出力信号
ｅがフェイル・メモリを２分割したうちのフェイル・メ
モリ回路３Ｂに入力されるようになっている。この出力
信号ｅによりフェイル・メモリ回路３Ｂには、「マスク
状態」、「非マスク状態」のデ−タを格納するようにな
っている。

【００２０】また、次に、非測定デバイス１の評価と解
析をしたい条件で、アドレス発生器４からアドレス信号
ｃがアドレス制御器５Ａに入力させて、アドレス制御器
５Ａのみを作動状態にし、アドレス制御器５Ａから出力
信号ｄをフェイル・メモリを２分割したうちのフェイル
・メモリ回路３Ａに出力し、このフェイル・メモリ回路
３Ａに「フェイル信号」と「パス信号」とが交互にフォ
ーマット化したデータが書き込まれようになっている。

【００２１】フェイル・メモリ回路３Ａに対して、「フ
ェイル信号」、「パス信号」のデータを書き込み、フェ
イル・メモリ回路３Ｂに対して「マスク状態」、「非マ
スク状態」のデータを書き込んだ後に、被測定デバイス
１のフェイル判定後の再評価または解析時にさらなるフ
ェイルの有無を判定する判定回路Ａ内のデータ保持手段
としてのフリップ・フロップ回路（以下、ＦＦとい
う。）７のリセット端子Ｒにリセット信号ｉが図示を省
略した所定の手段により入力されるようになっている。
この判定回路Ａの内部構成については後述する。

【００２２】さて、被測定デバイス１のフェイル判定後
の再評価または解析時に上記アドレス発生器４からアド
レス信号ｃがアドレス制御器５Ａとアドレス制御器５Ｂ
に同時に入力されるようになっており、アドレス制御器
５Ａはアドレス信号ｃに基づき第１のフェイル・メモリ
回路３Ａに格納されている「フエイル信号」ｇを読み出
して判定回路Ａ内の２入力のアンドゲート６の第１の入
力端に送出するようになっている。

【００２３】また、アドレス制御器５Ｂはアドレス信号
ｃに基づき、フェイル・メモリ回路３Ａと同一アドレス
をアクセスして、フェイル・メモリ回路３Ｂに格納され
ている「マスク状態」のデータを読み出して、マスク信
号ｆを判定回路Ａ内のアンドゲート６の第２の入力端に
送出するようになっている。

【００２４】上記判定回路Ａ内において、アンドゲート
６は上記フェイル信号ｇとマスク信号ｆとの論理積をと
り、その出力信号ｊをオアゲート８の第２の入力端に送
出するようにになっており、オアゲート８の第１の入力
端には、上記ＦＦ７の出力端Ｑから出力される出力判定
信号ｈが入力されるようになっている。

【００２５】オアゲート８の出力信号ｋは、ＦＦ７の入
力端Ｄに送出するようにしている。このＦＦ７のクロッ
ク入力端Ｃには、アドレス発生器４からクロック信号ｌ
が入力されるようになっている。

【００２６】次に、以上のように構成されたこの発明の
半導体メモリ試験装置の判定回路の動作について図２の
タイミング・チャートを参照して説明する。

【００２７】まず、被測定デバイス１の当初の測定を行
い、この測定の結果、被測定デバイス１が不良と判定さ
れているが、まだ被測定デバイス１の別の試験あるい
は、解析を行う必要がある場合には、被測定デバイス１
から出力信号ａがフォーマット回路２に送出し、このフ
ォーマット回路２は、図２の上部に示すように、出力信
号ａから、「フェイル信号」、「パス信号」、「フェイ
ル信号」、「パス信号」・・・を交互に配列してフォー
マット化するとともに、「フェイル信号」と「パス信
号」、「フェイル信号」と「パス信号」・・・の組に対
して、図２中に〜で示すように、「マスク状態」、
「非マスク状態」を交互に配置してフォーマット化す
る。

【００２８】この状態で、被測定デバイス１の次の評価
または解析を行うための条件に基づいてアドレス発生器
４からアドレス信号ｃが第２のアドレス制御器５Ｂに入
力される。

【００２９】アドレス制御器５Ｂにこのアドレス信号ｃ
が入力されることにより、アドレス制御器５Ｂから出力
信号ｄをフェイル・メモリ回路３Ｂに送出して、このフ
ェイル・メモリ回路３Ｂにフォーマット回路２でフォー
マット化した「マスク状態」と「非マスク状態」のデー
タをフォーマット回路２から取り込んで、フェイル・メ
モリ回路３Ｂに書き込む。

【００３０】また、被測定デバイス１のこの評価と解析
を行いたい条件で、アドレス発生器４からアドレス信号
ｃをアドレス制御器５Ａに出力することにより、アドレ
ス制御器５Ａのみが作動状態となり、第１のアドレス制
御器５Ａから出力信号ｄを第１のフェイル・メモリ回路
３Ａに出力する。

【００３１】フェイル・メモリ回路３Ａは、この出力信
号ｄに基づき、フォーマット回路２でフォーマット化し
た「フェイル信号」、「パス信号」・・・のデータを書
き込む。

【００３２】その後で、アドレス発生器（４）を動作さ
せて、アドレス信号ｃをアドレス制御器５Ａ、アドレス
制御器５Ｂを同時に動作させる。図２はこの後の動作の
タイミング関係を示したものであり、この図２のタイミ
ングチャートは、上述のように、被測定デバイス１から
「フェイル信号」、「パス信号」、「フェイル信号」、
「パス信号」・・・と交互に出力されフェイル・メモリ
回路３Ａに格納されてあり、フェイルメモリ回路３Ｂに
は、マスク状態、非マスク状態として格納されてあると
仮定し表してある。

【００３３】この図２から明らかなように、上記の被測
定デバイス１のこの評価と解析を行う場合に、まず、判
定回路Ａ内のＦＦ７のリセット端子Ｒにリセット信号ｉ
が入力され、このＦＦ７に保持されている非測定デバイ
ス１の前回の試験結果のデータをリセットする。これに
より、ＦＦ７の出力端Ｑに現れる出力信号ｈが図２から
明らかなように、ローレベルになる。

【００３４】次いで、アドレス発生器４からアドレス信
号ｃをアドレス制御器５Ａ，アドレス制御器５Ｂに供給
することにより、これらの第１のアドレス制御器５Ａ，
第２のアドレス制御器５Ｂを同時に作動させる。

【００３５】アドレス制御器５Ａが作動することによ
り、出力信号ｄがフェイル・メモリ回路３Ａに送出す
る。この出力信号ｄに基づき、フェイル・メモリ回路３
Ａから図２に示すように、ハイレベルの「フェイル信
号」、ローレベルの「パス信号」・・・のデータのう
ち、「フェイル信号」ｇのデータのみが読み出されて、
判定回路Ａ内のアンドゲート６の第１の入力端に入力さ
れる。

【００３６】これと同時に、アドレス制御器５Ｂから、
出力信号ｅがフェイル・メモリ回路３Ｂに出力される。
この出力信号ｅに基づき、フェイル・メモリ回路３Ａと
同一アドレスの第２のフェイル・メモリ回路３Ｂをアク
セスして、フェイル・メモリ回路３Ｂからローレベルの
「マスク状態」の信号、すなわち、「マスク信号」ｆと
ハイレベルの「非マスク状態」の信号、すなわち、「非
マスク信号」のデータのうち、図２に示すように、「マ
スク信号」ｆのみが出力される。

【００３７】この「マスク信号」ｆは、アンドゲート６
の第２の入力端に入力され、アンドゲート６は、「フェ
イル信号」ｇと「マスク信号」ｆとの論理積をとり、ア
ンドゲート６の出力信号ｊがオアゲート８の第２の入力
端に入力され、このオアゲート８を通して、ＦＦ７の入
力端Ｄに入力される。

【００３８】しかし、図２で示すで示す「マスク信
号」がローレベルのマスク時であり、アンドゲート６の
出力信号ｊがローレベルであるから、このＦＦ７の入力
端Ｄにオアゲート８の出力信号ｋが入力されても、この
マスク時において、の「マスク信号」ｆが第２のフェ
イル・メモリ回路３Ｂから出力されているときには、Ｆ
Ｆ７の出力端Ｑから出力判定信号ｈが図２に示すよう
に、「フェイル信号」が出力されない。

【００３９】しかし、の「非マスク信号」時には、
「フェイル信号」は図２におけるの個所で示すよう
に、ハイレベルとなり、このハイレベルの「フェイル信
号」ｇとハイレベルの「マスク信号」ｆとの論理積をア
ンドゲート６で求めることになり、その結果、アンドゲ
ート６から出力される出力信号ｊがハイレベルとなる。

【００４０】また、ＦＦ７のクロック入力端Ｃには、ア
ドレス発生器４からクロック信号ｌが入力されており、
図２におけるで示す個所において、クロック信号ｌが
ＦＦ７のクロック入力端Ｃに入力され、このクロック信
号ｌの立ち上がり時点で、ＦＦ７の出力端Ｑから出力さ
れる出力判定信号ｈがハイレベルになる。

【００４１】次に、図２におけるの個所にてＦ／Ｆ７
のクロック信号ｌの立ち上がりとＦＦ７の出力端Ｑから
出力される出力判定信号ｈは、ハイレベルのままにな
る。

【００４２】したがって、図２のの個所の「マスク信
号」の出力時に「フェイル信号」は、マスクしているた
めにＦＦ７の出力判定信号ｈが出力されず、図２におけ
るの「非マスク信号」時の「フェイル信号」はマスク
していないためにＦＦ７の出力端Ｑに出力判定信号ｈが
出力され、一度非マスク状態の個所で「フェイル信号」
があることによって出力判定信号ｈは「フェイル信号」
を出力する。

【００４３】

【発明の効果】この発明の半導体メモリ試験装置の判定
回路によれば、被測定デバイスの試験結果がフェイルと
判定された被測定デバイスの次試験を続行させる場合
に、第１のフェイル・メモリ回路と第２のフェイル・メ
モリ回路の同一アドレスを同時にアクセスして第１のフ
ェイル・メモリ回路からの「フェイル信号」と第２のフ
ェイル・メモリ回路からの「マスク信号」とを読み出
し、この「フェイル信号」との論理積を判定回路内で論
理積を求めて保持し、マスク時に「フェイル信号」をマ
スクし、判定回路から出力判定信号を出力させず、非マ
スク時に「フェイル信号」をマスクせずに、判定回路か
ら出力判定信号を出力し、一度非マスク状態時に「フェ
イル信号」があると、「フェイル」有りの判定信号を出
力するようにしたので、被測定デバイスのピン数が増大
してもケーブル配線を使用しないで容易に回路構成を行
うことができるとともに、フェイルと判定された被測定
デバイスの次試験を「フェイル」と判定されたアドレス
の個所をマスクさせて評価を進めることができる。

【図面の簡単な説明】

【図１】この発明による半導体メモリ試験装置の判定回
路の一実施の形態の構成を示すブロック図である。

【図２】図１の半導体メモリ試験装置の判定回路の動作
を説明するためのタイミング・チャートである。

【図３】従来の半導体メモリ試験装置の判定回路の構成
を示すブロック図である。

【符号の説明】

１被測定デバイス２フォーマット回路３Ａフェイル・メモリ回路３Ｂフェイル・メモリ回路４アドレス発生器５Ａアドレス制御器５Ｂアドレス制御器６アンドゲート７フリップ・フロップ回路８オアゲートＡ判定回路

Claims

【特許請求の範囲】

【請求項１】被測定デバイスの試験時に、被測定デバ
イスのフェイル・アドレスのデータをマスクさせる機能
をもつ半導体メモリ試験装置の判定回路において、上記被測定デバイスのフェイル信号が書き込まれる第１
のフェイル・メモリ回路(3A)と、上記被測定デバイスのフェイル・アドレスのデータをマ
スクさせるためのマスク信号を格納した第２のフェイル
・メモリ回路(3B)と、上記第１のフェイル・メモリ回路(3A)に上記フェイル信
号を書き込んだ後にこの第１のフェイル・メモリ回路(3
A)からフェイル信号を取り出す第１のアドレス制御回路
(5A)と、上記第１のアドレス制御回路(5A)により取り出す上記フ
ェイル信号のアドレスと同一アドレスの上記マスク信号
を上記第２のフェイル・メモリ回路(3B)から取り出す第
２のアドレス制御回路(5B)と、上記第１のフェイル・メモリ回路(3A)より取り出した上
記フェイル信号と上記第２のフェイル・メモリ回路(3B)
から取り出したマスク信号との論理積を求めた結果を保
持して非マスク時のフェイル信号のみを出力する判定回
路(A) と、を備えることを特徴とする半導体メモリ試験
装置の判定回路。
【請求項２】請求項１記載の半導体メモリ試験装置の
判定回路において、上記判定回路(A) は、上記フェイル
信号と上記マスク信号との論理積を求めるアンドゲート
(6) と、このアンドゲート(6) の出力をオアゲート(8) を通して
保持して非マスク時のフェイル信号のみを出力するフリ
ップ・フロップ回路(7) とを備えることを特徴とする半
導体メモリ試験装置の判定回路。