JPH10300824A - 半導体集積回路のテスト装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト毎に、期待値データを必要とせず、ま
た期待値データの再ロードを必要としない半導体集積回
路のテスト装置を提供することにある。 【解決手段】 テスト回路装置１と、データ圧縮装置３
と、データ一致検知装置４を備え、テスト回路装置１か
ら被テスト回路２へテストデータ１Ａを印加して得られ
た出力データ２Ａを、データ圧縮装置３に順次入力して
圧縮することにより、圧縮データ３Ａを出力し、圧縮デ
ータ３Ａと、被テスト回路２に保持されている基準圧縮
データ２Ｂとの一致の有無を、データ一致検知装置４に
より検知して検知信号４Ａを出力し、検知信号４Ａをテ
スト回路装置１に入力することにより、被テスト回路２
の動作機能の良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路のテス
ト装置、特にＲＯＭを内蔵したマイクロコンピュータの
ような半導体集積回路の動作機能をテストする装置に関
する。

【０００２】

【従来の技術】従来の半導体集積回路のテスト装置は、
例えば図３に示すように、制御部６１と判定部１２から
構成されたテスト回路装置６を備え、制御部６１に格納
されたテストプログラム６１１の制御により、被テスト
回路５の動作機能をテストする。

【０００３】この場合、所定のパターン波形を有するテ
ストデータ６Ａを、テスト回路装置６から被テスト回路
５に印加すると、被テスト回路５は、一定を動作を行
い、出力データ５Ａが得られる。

【０００４】この出力データ５Ａを判定部６２に入力す
ると、判定部６２において、出力データ５Ａは、期待値
データ６１Ａと比較され、判定信号６２Ａが出力され
る。

【０００５】従って、この判定信号６２Ａを制御部６１
に入力すれば、被テスト回路５の動作機能の良否を判定
することができる。

【０００６】

【発明が解決しようとする課題】しかし、前記従来技術
では、テスト毎に、期待値データ６１Ａを変えなければ
ならず、またその期待値データ６１Ａをテスト回路装置
６に再ロードしなければならない場合がある。

【０００７】即ち、前記被テスト回路５がＲＯＭを内蔵
したマイクロコンピュータの場合、このＲＯＭ内容は、
ユーザ側の要求によって異なる。

【０００８】従って、マイクロコンピュータに内蔵され
たＲＯＭの動作機能をテストしようとすると、そのテス
ト毎に、出力データ５Ａに対応して、期待値データ６１
Ａを変える必要がある。このことは、マイクロコンピュ
ータの品種が変わった場合も同様である。

【０００９】また、このように期待値データ６１Ａを変
えることに伴い、その期待値データ６１Ａをテスト回路
装置６に再ロードする作業が必要となる。この結果、テ
スト効率が低下するという弊害が生じる。

【００１０】この発明の目的は、テスト毎に、期待値デ
ータを必要とせず、また期待値データの再ロードを必要
としない半導体集積回路のテスト装置を提供することに
ある。

【００１１】

【課題を解決するための手段】前記課題を解決するた
め、この発明は、図１〜図２に示すように、テスト回路
装置１と、データ圧縮装置３と、データ一致検知装置４
を備え、テスト回路装置１から被テスト回路２へテスト
データ１Ａを印加して得られた出力データ２Ａを、デー
タ圧縮装置３に順次入力して圧縮することにより、圧縮
データ３Ａを出力し、圧縮データ３Ａと、被テスト回路
２に保持されている基準圧縮データ２Ｂとの一致の有無
を、データ一致検知装置４により検知して検知信号４Ａ
を出力し、検知信号４Ａをテスト回路装置１に入力する
ことにより、被テスト回路２の動作機能の良否を判定す
る。

【００１２】従って、この発明では、テスト回路装置１
と被テスト回路２の間に、データ圧縮装置３とデータ一
致検知装置４とを介在させることにより、被テスト回路
２からの出力データ２Ａを、データ圧縮装置３に順次入
力して所定の方式に従って圧縮し、得られた圧縮データ
３Ａを、被テスト回路２に保持されている基準圧縮デー
タ２Ｂと比較・照合するので、従来の期待値データ６１
Ａ（図３）が不要になり、またその期待値データの再ロ
ードも不要となる。

【００１３】このため、テスト効率の向上をもたらす。

【００１４】

【発明の実施の形態】以下、この発明を実施形態により
図面を参照して説明する。図１は、この発明の実施形態
を示す図である。図１において、１はテスト回路装置、
２は被テスト回路、３はデータ圧縮装置、４はデータ一
致検知装置である。

【００１５】テスト回路装置１は、テスタ本体であって
図１に示す装置全体を制御し、制御部１１と判定部１２
により構成されている。

【００１６】制御部１１は、テストプログラム１１１を
格納し、このテストプログラム１１１により、後述する
テストの内容と手順が制御される。

【００１７】判定部１２は、被テスト回路２の動作機能
の良否を判定し、その判定信号１２Ａを前記制御部１１
に送信する。

【００１８】被テスト回路２は、テスト対象である半導
体集積回路であって、前記テスト回路装置１からテスト
データ１Ａが印加されると、それに応答して一定の動作
を行い、データ２Ａを出力する。

【００１９】この被テスト回路２は、例えば、ＲＯＭ２
１、レジスタ２２、及び加算器２３等の回路により構成
されるマイクロコンピュータであり、その詳細は、図２
に示すとおりである。

【００２０】このうちＲＯＭ２１は、よく知られている
ように、既に書き込まれているデータを読み出すだけ
で、新たにデータを書き込むことができないメモリであ
り、その内容は、マイクロコンピュータのユーザ側の要
求によりメーカ側が作成するものであり、一般にはそれ
ぞれ異なる。

【００２１】このＲＯＭ２１は、例えば、ビット数が１
６、アドレス数が１００であり（図２（Ａ））、各アド
レス毎に、１６ビットのデータｄ１〜ｄ１００が書き込
まれており、前記テスト回路装置１からテストデータ１
Ａが印加されると、各データｄ１〜ｄ１００が、出力デ
ータ２Ａとして読み出される。

【００２２】またレジスタ２２には、前記ＲＯＭ２１に
書き込まれている各アドレスのデータｄ１〜ｄ１００
を、１アドレス分に圧縮した１６ビットのデータＲＤが
格納されている（図２（Ｂ））。

【００２３】この１アドレス分に圧縮した１６ビットの
データＲＤは、後述するように、データ一致検知装置４
において、圧縮データ３Ａと比較される基準圧縮データ
２Ｂとして、使用される。

【００２４】また、被テスト回路２は、前記ＲＯＭ２１
とレジスタ２２以外にも、加算器２３等他の回路を備え
ているが、この加算器２３等の動作機能の良否の判定に
は、この発明による基準圧縮データ２Ｂは使用されず、
従来どおり期待値データ６１Ａ（図３）が使用される。

【００２５】一方、データ圧縮装置３は、ＲＯＭ２１か
らの出力データ２Ａを順次入力し、一定の圧縮演算方式
により圧縮することにより、圧縮データ３Ａを出力す
る。

【００２６】このデータ圧縮装置３は、圧縮演算回路３
１により構成され（図２（Ａ））、テスト回路装置１か
らのデータ圧縮開始信号１Ｂにより起動し、ＲＯＭ２１
から順次入力される出力データ２Ａを圧縮する。

【００２７】この場合の圧縮演算方式は、テスト回路装
置１により指示され、データ圧縮開始信号１Ｂの内容に
は、圧縮演算回路３１が行うべき圧縮の演算方式も含ま
れる。

【００２８】例えば、圧縮演算方式としては、ＲＯＭ２
１から順次入力される出力データ２Ａのうち、最初のデ
ータｄ１を、二番目のデータｄ２で割り、その結果を、
更に３番目のデータｄ３で割るというように、次々と圧
縮演算回路３１に入力されるデータを割っていく方式が
ある。

【００２９】その結果、圧縮演算回路３１により、ＲＯ
Ｍ２１の各アドレスのデータｄ１〜ｄ１００を１アドレ
ス分に圧縮した１６ビットのデータＤが得られるので
（図２（Ａ））、これを圧縮データ３Ａとして出力す
る。

【００３０】データ一致検知装置４は（図１）、前記デ
ータ圧縮装置３からの圧縮データ３Ａと、被テスト回路
２のレジスタ２２に格納されている基準圧縮データ２Ｂ
とを入力し、両者を比較して一致の有無を検知し、検知
信号４Ａを出力する。

【００３１】例えば、圧縮データ３Ａと、基準圧縮デー
タ２Ｂとが一致した場合には、「１」の検知信号４Ａ
を、一致しない場合には、「０」の検知信号４Ａを出力
する。

【００３２】また、図１の破線で示すように、テスト回
路装置１と被テスト回路２、被テスト回路２とデータ圧
縮装置３及びデータ一致検知装置４、データ圧縮装置３
とデータ一致検知装置４との間は、それぞれバスにより
接続され、被テスト回路２のピン数に対応したデータが
伝送される。

【００３３】特に、加算器２３等他の回路からの出力デ
ータは、バスＢを通って被テスト回路２からテスト回路
装置１へ直接入力し、従来どおり期待値データ６１Ａ
（図３）と比較・照合され、その回路の動作機能の良否
が判定される。

【００３４】以下、前記構成を備えたこの発明の動作を
説明する。

【００３５】先ず、テスト回路装置１の制御部１１から
は、テストプログラム１１１に従って、所定のパターン
波形を有するテストデータ１Ａが出力され、このテスト
データ１Ａは、被テスト回路２であるマイクロコンピュ
ータに印加される。

【００３６】テストデータ１Ａが印加されると、マイク
ロコンピュータ２を構成するＲＯＭ２１は、一定の動作
を行う。

【００３７】即ち、ＲＯＭ２１では、それに書き込まれ
ているデータｄ１〜ｄ１００が、各アドレス毎に順次読
み出され、出力されたデータ２Ａは、次段のデータ圧縮
装置３に入力される。

【００３８】データ圧縮装置３では、テスト回路装置１
からのデータ圧縮開始信号１Ｂにより、圧縮演算回路３
１（図２（Ａ））が起動し、所定の圧縮演算方式に従っ
て、ＲＯＭ２１から順次入力される出力データ２Ａを圧
縮し、１アドレス分に圧縮された圧縮データ３Ａが出力
される。

【００３９】この圧縮データ３Ａは、マイクロコンピュ
ータ２のレジスタ２２に格納されている基準圧縮データ
２Ｂと共に、次段のデータ一致検知装置４に入力し、両
者の一致の有無が、データ一致検知装置４において検知
され、検知信号４Ａが出力される。

【００４０】この検知信号４Ａは、テスト回路装置１を
構成する判定部１２に入力し、判定部１２からは、検知
信号４Ａに対応した判定信号１２Ａが出力される。

【００４１】例えば、圧縮データ３Ａと基準圧縮データ
２Ｂとが一致した場合には、検知信号４Ａが「１」で、
判定信号１２Ａが「Ｈ」であり、一致しない場合には、
検知信号４Ａが「０」で、判定信号１２Ａが「Ｌ」であ
る。

【００４２】従って、この「Ｈ」又は「Ｌ」の判定信号
１２Ａが、制御部１１に入力されることにより、制御部
１１では、入力された判定信号１２Ａが「Ｈ」であれ
ば、ＲＯＭ２１の動作機能は良であって、正常に動作し
ていると判定する。

【００４３】これとは反対に、制御部１１では、入力さ
れた判定信号１２Ａが「Ｌ」であれば、ＲＯＭ２１の動
作機能は否であり、正常に動作していないと判定する。

【００４４】

【発明の効果】前記のとおり、この発明によれば、半導
体集積回路のテスト装置を、テスト回路装置とデータ圧
縮装置とデータ一致検知装置で構成することにより、被
テスト回路からの出力データをデータ圧縮装置に順次入
力して所定の方式により圧縮し、得られた圧縮データ
と、被テスト回路に予め保持されている基準圧縮データ
とを、データ一致検知装置により比較・照合することに
より、被テスト回路の動作機能の良否が判定できる。

【００４５】このため、期待値データが不要となり、ま
た期待値データの再ロードも不要となったので、テスト
効率が向上するという効果がある。

【００４６】また、この発明によれば、テスト回路装置
と被テスト回路の間に、データ圧縮装置とデータ一致検
知装置を介在させるだけなので、テスタ本体であるテス
ト回路装置の構成そのものは変える必要がないという効
果もある。

【００４７】

【図面の簡単な説明】

【図１】この発明の実施形態を示す全体図である。

【図２】この発明の詳細図である。

【図３】従来技術の説明図である。

【符号の説明】

１ テスト回路装置 ２ 被テスト回路 ３ データ圧縮装置 ４ データ一致検知装置 １１ 制御部 １２ 判定部 ２１ ＲＯＭ ２２ レジスタ ２３ 加算器 １１１ テストプログラム １Ａ テストデータ １Ｂ データ圧縮開始信号 ２Ａ 出力データ ２Ｂ 基準圧縮データ ３Ａ 圧縮データ ４Ａ 検知信号 １２Ａ 判定信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 テスト回路装置（１）と、データ圧縮装
   置（３）と、データ一致検知装置（４）を備え、 テスト回路装置（１）から被テスト回路（２）へテスト
   データ（１Ａ）を印加して得られた出力データ（２Ａ）
   を、データ圧縮装置（３）に順次入力して圧縮すること
   により、圧縮データ（３Ａ）を出力し、 圧縮データ（３Ａ）と、被テスト回路（２）に保持され
   ている基準圧縮データ（２Ｂ）との一致の有無を、デー
   タ一致検知装置（４）により検知して検知信号（４Ａ）
   を出力し、 検知信号（４Ａ）をテスト回路装置（１）に入力するこ
   とにより、被テスト回路（２）の動作機能の良否を判定
   することを特徴とする半導体集積回路のテスト装置。
2. 【請求項２】 前記被テスト回路（２）がＲＯＭ（２
   １）とレジスタ（２２）を内蔵するマイクロコンピュー
   タであっで、レジスタ（２２）には、ＲＯＭ（２１）の
   各アドレスに記憶されているデータ（ｄ１〜ｄ１００）
   を１アドレス分に圧縮したデータ（ＲＤ）が、基準圧縮
   データ（２Ｂ）として格納されている請求項１記載の半
   導体集積回路のテスト装置。