JPH04339399A - メモリテスタの救済アドレス解析回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】冗長セルを持ったメモリデバイス
のテストでは、メモリテスタはメモリデバイス内の不良
セルを検出し、これを予備行または予備列に置換するた
めに、その不良セルのアドレスを求める解析回路をもつ
。

【０００２】この発明は、冗長セルを持ったメモリデバ
イスのテストにおいて、同一行または同一列上に一定数
以上のフェイルが存在した場合に、このフェイル信号を
マスクすることにより、解析に不要なフェイル信号を送
らないようにしたメモリテスタの救済アドレス解析回路
についてのものである。

【０００３】

【従来の技術】次に、従来技術によるメモリテスタの救
済アドレス解析回路の構成を図２により説明する。図２
の１はテスト制御回路、２はアドレス選択回路、３はフ
ェイルメモリ、４は救済解析制御回路、５はサーチアド
レス発生回路、９は測定されるデバイスである。テスト
制御回路１はデバイス９に接続され、デバイス９のフェ
イルを検出して、テスト行アドレス１Ａ、テスト列アド
レス１Ｂおよびデバイスフェイル信号１Ｃを出力する。

【０００４】アドレス選択回路２は、テスト制御回路１
の出力と、サーチアドレス発生回路５の出力を選択し、
フェイルメモリ３に選択した信号を出力する。フェイル
メモリ３はアドレス選択回路２の出力とテスト制御回路
１の出力を入力とし、フェイルメモリ読みだし信号３Ａ
を出力する。救済解析制御回路４は、フェイルメモリ読
み出し信号３Ａと、サーチアドレス発生回路５の出力を
入力として、サーチアドレス発生回路５にサーチスター
トストップ信号４Ａを出力する。サーチアドレス発生回
路５は、救済解析制御回路４の出力を入力とすることに
より、アドレス選択回路２に信号を出力する。

【０００５】テスト制御回路１がデバイス９をテストし
ているときは、アドレス選択回路２はテスト行アドレス
１Ａとテスト列アドレス１Ｂを選択し、フェイルメモリ
３にデバイスフェイル信号１Ｃによりデバイス９のフェ
イル信号を書き込む。フェイルメモリ３は、デバイス９
と同じアドレス空間及びビット幅を持ち、フェイルセル
のアドレスにだけ「１」（信号あり）を書くことにより
、デバイス９のフェイルセルの分布状態を記憶している
。

【０００６】デバイス９のテスト後、救済解析をする場
合は、アドレス選択回路２はサーチアドレス発生回路５
のサーチ行アドレス５Ａ、サーチ列アドレス５Ｂを選択
し、救済解析制御回路４のサーチスタート・ストップ信
号４Ａにより、サーチアドレス発生回路５はサーチアド
レスを発生し、このアドレスによりフェイルメモリ３の
フェイル信号を読み出す。

【０００７】次に、図２のフローチャート図４により説
明する。図４は、救済解析制御回路４内の動作を説明し
ているものであり、ステップ３１でフェイルサーチを開
始し、ステップ３２、ステップ３３でフェイル検出か、
またはサーチエンドかを繰り返し調べる。フェイルが検
出されると、ステップ３５で行アドレスＲＡ及び列アド
レスＣＡを読み込む。

【０００８】読み込んだアドレスについて、ステップ３
６で行アドレスＲＡについて救済確定済みかを調べる。 ステップ３６で救済確定済みでない場合、ステップ３７
で列アドレスＣＡについて救済確定済みかを調べる。ス
テップ３７で救済確定済みでない場合、ステップ３８で
行アドレス救済条件かどうか調べる。救済条件とは、例
えば１つの行アドレス上の異なった列アドレスにフェイ
ルが多数あり、その数がメモリデバイスが持っている予
備行の本数より多いかどうかという条件であり、これが
満たされると、この例では行アドレスでの救済が確定と
なる。

【０００９】ステップ３８で救済条件と判断すると、ス
テップ３９で救済確定行数と予備行数の本数を比較し、
予備行数に余裕があると、ステップ４０で救済確定行の
アドレス登録をし、予備行数がない場合には、ステップ
４４で救済不可能が確定したとして、ステップ４５でサ
ーチを終了する。ステップ３８で救済条件と判断されな
かった場合、ステップ４１で列アドレスについて救済条
件かどうか判断する。

【００１０】ステップ４１で救済条件と判断すると、ス
テップ４２で救済確定列数と予備列数の本数を比較し、
予備列数に余裕があると、ステップ４３で救済確定列の
アドレス登録をし、予備列数がない場合には、ステップ
４４で救済不可能が確定したとして、ステップ４５でサ
ーチを終了する。

【００１１】救済解析制御回路４は、フェイルサーチを
再び開始し、サーチエンドまで繰り返してステップ３４
でサーチを終了する。この後、登録されたフェイルアド
レステーブルから救済アドレスを演算する。サーチアド
レス発生回路５では、救済解析制御回路４からのサーチ
スタート信号４Ａにより行アドレス、列アドレスとも「
０」にしてからアドレス出力を開始し、「１」づつ加算
しながらフェイルメモリ３の最終アドレスまでアドレス
出力をくり返す。

【００１２】このアドレス加算の繰り返しの中で、フェ
イルメモリ３から「１」が読み出されると、救済解析制
御回路４に伝えられ、救済解析制御回路４よりサーチス
トップ信号４Ａが出力され、サーチアドレス発生回路５
はアドレス加算を中止する。救済解析制御回路４は、サ
ーチアドレス発生回路５から行アドレス５Ａ、列アドレ
ス５Ｂを読み取り、フェイル検出アドレスとして内部の
フェイルアドレステーブルに格納する。

【００１３】救済解析制御回路４は、初期アドレスをサ
ーチアドレス発生回路５内のカウンタにセットし、カウ
ンタをスタートさせる。カウンタは初期アドレスからア
ドレスを加算していき、このアドレスがフェイルメモリ
３に加えられる。救済解析制御回路４は、フェイルメモ
リ３からフェイル検出信号がくるか、カウンタからサー
チエンド信号がきたらカウンタを停止させ、停止要因を
調べる。

【００１４】停止要因がサーチエンドならサーチ終了と
して次の演算へ進む。停止要因がフェイル検出であれば
、検出されたアドレスを取り込み、救済解析制御回路４
の内部のフェイルアドレステーブルに格納する。フェイ
ルアドレスを取り込むときは、図４のように判定し、無
駄なフェイルアドレスを取り込まないようにする。

【００１５】例として、図５のようなフェイルの分布の
場合について説明する。図５のように、予備行の本数以
上のフェイルセルが同一列上に並んでいると、このフェ
イルセルを予備行で救済することができないので、予備
列で救済しなければならないと判定できる。図５では、
Ｆ３、Ｆ４、Ｆ５のフェイル位置がこの場合に相当する
。

【００１６】救済解析制御回路４は、フェイルメモリ３
上の全アドレスのフェイルをサーチした後、フェイルア
ドレステーブル上のアドレス組合せから、残った予備行
、列で救済ができるか、またどの行アドレス、列アドレ
スの組合せで救済するかを判定し、再びサーチスタート
信号４Ａを送ってフェイルサーチをフェイルが検出され
た次のアドレスから開始させる。全アドレスのサーチが
終了すると、サーチアドレス発生回路５はサーチエンド
信号を救済解析制御回路４に出力する。

【００１７】

【発明が解決しようとする課題】図２では、１つの行ま
たは列上に多数のフェイルセルが並んでいた場合に、図
４のステップ３１からステップ３７の判断の部分をフェ
イルの個数分くり返す必要があるので、同一行に多数の
フェイルセルが並んでいる配置の場合には、全体の解析
時間が長くなる。例えば、６番目のフェイルＦ６以降に
も同じＣＡ３にフェイルが並んでいると、サーチに時間
がかかる。

【００１８】この発明は、たとえば予備列での救済が確
定となった場合、これ以後この列アドレスのフェイルが
あっても、これを無視してサーチを続けることができる
ようにする事により、サーチ時間を短縮することを目的
とする。

【００１９】

【課題を解決するための手段】この目的を達成するため
に、この発明では、デバイス９を試験するテスト制御回
路１と、テスト制御回路１の出力とサーチアドレス発生
回路５の出力を選択して出力するアドレス選択回路２と
、テスト制御回路１の出力とアドレス選択回路２の出力
を入力とし、デバイス９のフェイル信号の書き込み、読
み出しをするフェイルメモリ３と、サーチアドレス発生
回路５の行アドレスをマスクする行マスクメモリ６と、
サーチアドレス発生回路５の列アドレスをマスクする列
マスクメモリ７と、行マスクメモリ６の出力と列マスク
メモリ７の出力とフェイルメモリ３の出力を入力とし、
マスク後フェイル検出信号を出力するフェイルマスク回
路８と、サーチアドレス発生回路５の出力とフェイルマ
スク回路８の出力を入力とし、サーチアドレス発生回路
５にサーチスタート・ストップ信号を出力する救済解析
制御回路４を備える。

【００２０】

【作用】次に、この発明による実施例の構成図を図１に
より説明する。図１の６は行マスクメモリ、７は列マス
クメモリ、８はフェイルマスク回路であり、その他は図
２と同じものである。すなわち、図１は図２に６〜８を
追加したものである。

【００２１】図１の救済解析制御回路４から、サーチア
ドレス発生回路５にサーチスタート信号が与えられると
、サーチアドレス発生回路５はサーチ行アドレス信号お
よびサーチ列アドレス信号を発生する。アドレス選択回
路２では、サーチアドレス信号を選択し、すでにデバイ
ス９のフェイルを書き込まれたフェイルメモリ３から、
アドレス信号ごとにフェイルデータを読み出す。このと
き、サーチ行アドレス信号を行マスクメモリ６でマスク
し、サーチ列アドレス信号を列マスクメモリ７によりマ
スクする。行マスクメモリ６はフェイルメモリ３の行単
位のマスク情報を記憶し、列マスクメモリ７は列単位の
マスク情報を記憶する。

【００２２】これらをフェイルマスク回路８で処理する
ことにより、フェイルマスク回路８の出力のマスク後フ
ェイル検出信号８Ａは、行または列の救済が確定となっ
た場合に、それ以後発生した同一行または列アドレスの
フェイルは、フェイルとして認識しない。

【００２３】

【実施例】次に、図１の動作を図３のフローチャートに
より説明する。図３は、救済解析制御回路４内の動作を
説明したものであり、ステップ１１でフェイルサーチを
開始し、ステップ１２、ステップ１３でフェイル検出か
、またはサーチエンドかを繰り返し調べる。フェイルが
検出されると、ステップ１５で行アドレスＲＡ及び列ア
ドレスＣＡを読み込む。

【００２４】次に、読み込んだアドレスについて、ステ
ップ１８で行アドレスについて救済条件になったかを調
べる。救済条件とは、例えば１つの列アドレス上の異な
った行アドレスにフェイルが多数あり、その数がメモリ
デバイスが持っている予備行の本数より多いかどうかと
いう条件である。これが満たされると、ステップ１９で
救済確定の行数が予備行数を越えていないか調べ、越え
ていれば救済不可が確定となり、ステップ２３、２４で
サーチ終了となり、越えていないときはステップ１８で
救済確定行アドレスを登録し、ステップ１９で行マスク
を書き込み、ステップ２０に進む。

【００２５】行マスクとは、図１の行マスクメモリ６で
あり、救済確定となった行アドレスにマスク信号の「１
」を書き込む。この行マスク書き込みにより、以後同じ
行アドレスでフェイルがあってもフェイルマスク回路８
によりフェイル検出信号がマスクされ、救済解析制御回
路４には、フェイルとして認識されなくなる。

【００２６】次に、ステップ１６で救済条件が満たされ
なかったとき、ステップ２０で列アドレスについて救済
条件になったかを調べる。ステップ２０で、これが満た
されると、ステップ２１で救済確定の列数が予備列数を
越えていないか調べ、越えていれば救済不可が確定とな
り、ステップ２３、２４でサーチ終了となり、越えてい
なければステップ２２で救済確定列アドレスを登録し、
ステップ２５で列マスクを書き込む。

【００２７】列マスクとは、図１の列マスクメモリ７で
あり、救済確定となった列アドレスにマスク信号の「１
」を書き込む。この列マスク書き込みにより、以後同じ
列アドレスでフェイルがあってもフェイルマスク回路８
によりフェイル検出信号がマスクされ、救済解析制御回
路４には、フェイルとして認識されなくなる。行アドレ
ス救済条件でも列アドレス救済条件でもないときは、ス
テップ２６でフェイルアドレステーブルにそのフェイル
の行アドレスと列アドレスを登録する。

【００２８】救済解析制御回路４は、フェイルサーチを
再び開始し、サーチエンドまで繰り返してステップ１４
でサーチを終了する。この後、登録されたフェイルアド
レステーブルから救済アドレスを演算する。図５のよう
なフェイルの分布のときに、図３のフローチャートのよ
うに判定した場合、デバイス９のフェイルセルを予備列
で救済するとともに、救済の確定した列アドレスをマス
クするので、その列アドレスにさらに図５のＦ６のよう
なフェイルがあっても、フェイルとしては認識せず、フ
ェイルとして救済解析回路４内のフェイルアドレステー
ブルにも書き込まない。

【００２９】

【発明の効果】この発明によれば、冗長セルをもったメ
モリデバイスのテストで、例えば予備列での救済が確定
となった場合、これ以後はその列アドレスのフェイルは
フェイルとしては認識せず、、フェイルアドレステーブ
ルにも書き込まないので、フェイルの分布状態に依存せ
ず、常にほぼ一定時間でフェイルサーチを実行すること
ができる。

【図面の簡単な説明】

【図１】この発明による救済解析回路の構成図である。

【図２】従来技術による救済解析回路の構成図である。

【図３】図１のフローチャートである。

【図４】図２のフローチャートである。

【図５】冗長セルをもつメモリデバイスのフェイル解析
状態の説明図である。

【符号の説明】

１　　テスト制御回路 ２　　アドレス選択回路 ３　　フェイルメモリ ４　　救済解析制御回路 ５　　サーチアドレス発生回路 ６　　行マスクメモリ ７　　列マスクメモリ ８　　フェイルマスク回路 ９　　デバイス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　デバイス（９）を試験するテスト制御
   回路（１）　と、テスト制御回路（１）　の出力とサー
   チアドレス発生回路（５）　の出力を選択して出力する
   アドレス選択回路（２）と、テスト制御回路（１）の出
   力とアドレス選択回路（２）　の出力を入力とし、デバ
   イス（９）　のフェイル信号を書き込み、読み出しをす
   るフェイルメモリ（３）　と、サーチアドレス発生回路
   （５）　の行アドレスをマスクする行マスクメモリ（６
   ）　と、サーチアドレス発生回路（５）　の列アドレス
   をマスクする列マスクメモリ（７）　と、行マスクメモ
   リ（６）　の出力と列マスクメモリ（７）　の出力とフ
   ェイルメモリ（３）の出力を入力とし、マスク後フェイ
   ル検出信号を出力するフェイルマスク回路（８）と、サ
   ーチアドレス発生回路（５）　の出力とフェイルマスク
   回路（８）　の出力を入力とし、サーチアドレス発生回
   路（５）　にサーチスタート・ストップ信号を出力する
   救済解析制御回路（４）　とを備えることを特徴とする
   メモリテスタの救済アドレス解析回路。