JPH11328044A - 連想メモリ監視方法及び装置 - Google Patents
連想メモリ監視方法及び装置Info
- Publication number
- JPH11328044A JPH11328044A JP10128808A JP12880898A JPH11328044A JP H11328044 A JPH11328044 A JP H11328044A JP 10128808 A JP10128808 A JP 10128808A JP 12880898 A JP12880898 A JP 12880898A JP H11328044 A JPH11328044 A JP H11328044A
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- JP
- Japan
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- cam
- data
- monitoring
- parity
- associative memory
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 連想メモリ（ＣＡＭ）に格納されているデー
タに障害が発生したか否かを監視し、把握することがで
きるＣＡＭ監視装置を提供する。 【解決手段】 ＣＡＭモードにおけるアクセスがない時
にＣＡＭ３０をＲＡＭモードにしてＣＡＭ３０よりデー
タを読み出し、読み出しデータに対しパリティチェック
を行うことでＣＡＭ３０を監視するために、読み出しア
ドレスはＣＡＭ３０の全領域に対して順次アクセスする
ようにしている。
タに障害が発生したか否かを監視し、把握することがで
きるＣＡＭ監視装置を提供する。 【解決手段】 ＣＡＭモードにおけるアクセスがない時
にＣＡＭ３０をＲＡＭモードにしてＣＡＭ３０よりデー
タを読み出し、読み出しデータに対しパリティチェック
を行うことでＣＡＭ３０を監視するために、読み出しア
ドレスはＣＡＭ３０の全領域に対して順次アクセスする
ようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＡＭ（Content
Addressable Memory。連想メモリ）に関し、特に、格納
されているデータに障害が発生した場合を検出すること
により、ＣＡＭの正常性の監視を行うＣＡＭ監視装置に
関する。
Addressable Memory。連想メモリ）に関し、特に、格納
されているデータに障害が発生した場合を検出すること
により、ＣＡＭの正常性の監視を行うＣＡＭ監視装置に
関する。
【０００２】
【従来の技術】従来、ＣＡＭの機能としては、格納され
ているデータの中から与えられたパターンを検索し、該
当データに対応するアドレスを出力する（ＣＡＭモー
ド）機能及び、通常のＲＡＭ（Random Access Memory）
と同じく、アドレスからデータを引き出す（ＲＡＭモー
ド）機能を有する。そして、ＲＡＭモードでＣＡＭを使
用している場合には、メモリ監視で一般的に行われてい
るパリティチェック（データ書き込み時にパリティビッ
トを付加し、読み出し時にパリティチェックを行うとい
う方法）で異常を検出することができる。
ているデータの中から与えられたパターンを検索し、該
当データに対応するアドレスを出力する（ＣＡＭモー
ド）機能及び、通常のＲＡＭ（Random Access Memory）
と同じく、アドレスからデータを引き出す（ＲＡＭモー
ド）機能を有する。そして、ＲＡＭモードでＣＡＭを使
用している場合には、メモリ監視で一般的に行われてい
るパリティチェック（データ書き込み時にパリティビッ
トを付加し、読み出し時にパリティチェックを行うとい
う方法）で異常を検出することができる。
【０００３】ここで、図３を参照して、パリティチェッ
クを伴う連想メモリ回路について説明する。図３は、特
開昭６３−１２１９４７号公報に開示された連想メモリ
回路である。
クを伴う連想メモリ回路について説明する。図３は、特
開昭６３−１２１９４７号公報に開示された連想メモリ
回路である。
【０００４】図３によれば、図示しないＣＰＵからのデ
ィレクトリアドレスＡｃはパリティ生成回路３に入力さ
れ、パリティビットＡｐが生成される。一方、アドレス
Ａｅによって記憶回路１から読み出されたディレクトリ
アドレスＲｅ及びパリティビットＲｐはチェック回路５
に入力され、上記ＲｐとＡｐ、及びＲｃとＡｃが比較さ
れる。こうして、パリティチェック結果が正常である場
合は、チェック回路５からヒット信号Ｈｔが出力され
て、図示しないデータメモリの読み取りが有効であるこ
とが示される。一方、パリティチェック結果、上記ディ
レクトリアドレスの不一致等が発見されれば、データメ
モリの読み取りは無効とされるとともに、Ａｅ、Ａｃに
存在するデータが図示しない主記憶装置から読み出され
て、図示しないデータメモリに読み込まれる。
ィレクトリアドレスＡｃはパリティ生成回路３に入力さ
れ、パリティビットＡｐが生成される。一方、アドレス
Ａｅによって記憶回路１から読み出されたディレクトリ
アドレスＲｅ及びパリティビットＲｐはチェック回路５
に入力され、上記ＲｐとＡｐ、及びＲｃとＡｃが比較さ
れる。こうして、パリティチェック結果が正常である場
合は、チェック回路５からヒット信号Ｈｔが出力され
て、図示しないデータメモリの読み取りが有効であるこ
とが示される。一方、パリティチェック結果、上記ディ
レクトリアドレスの不一致等が発見されれば、データメ
モリの読み取りは無効とされるとともに、Ａｅ、Ａｃに
存在するデータが図示しない主記憶装置から読み出され
て、図示しないデータメモリに読み込まれる。
【０００５】このようにして、図示しないＣＰＵは正し
いデータを引き取ることができる。
いデータを引き取ることができる。
【０００６】更に、具体的に説明すると、従来、ＣＡＭ
モードで使用中に、このＣＡＭを監視するために、ＣＡ
Ｍを検索してアドレスが出力されたとき、そのアドレス
をもちいてもう一度ＲＡＭモードでＣＡＭに対しデータ
を読みに行き、パリティチェックを行い、そのデータが
正しいことを確認する。
モードで使用中に、このＣＡＭを監視するために、ＣＡ
Ｍを検索してアドレスが出力されたとき、そのアドレス
をもちいてもう一度ＲＡＭモードでＣＡＭに対しデータ
を読みに行き、パリティチェックを行い、そのデータが
正しいことを確認する。
【０００７】例えば、図４のようなデータがＣＡＭに格
納されているものとする。「ＡＡＡＡｈ」というデータ
を検索して対応するアドレスを出力するという動作を行
う場合、アドレス「４０９３」が出力される。この出力
アドレス「４０９３」をもちいて今度はＲＡＭモードで
ＣＡＭを読みに行き、データ格納時に付加されたパリテ
ィビットを用いてパリティチェックを行うことでこの格
納されていた「ＡＡＡＡｈ」データが正しかったことを
確認することができる。
納されているものとする。「ＡＡＡＡｈ」というデータ
を検索して対応するアドレスを出力するという動作を行
う場合、アドレス「４０９３」が出力される。この出力
アドレス「４０９３」をもちいて今度はＲＡＭモードで
ＣＡＭを読みに行き、データ格納時に付加されたパリテ
ィビットを用いてパリティチェックを行うことでこの格
納されていた「ＡＡＡＡｈ」データが正しかったことを
確認することができる。
【０００８】
【発明が解決しようとする課題】しかし、ＣＡＭモード
で使用しているときには、パリティチェック方式ではデ
ータに障害を受けても異常を検出できない。すなわち、
上述した従来の技術では、ＣＡＭに異常が生じて、「Ａ
ＡＡＡｈ」というデータが「ＡＡＡＢｈ」と書き変わっ
ていたとすると、“該当無し”という結果が出力される
だけである。従って、ＣＡＭの異常を認識していない検
索者は無駄な作業を繰り返す等の欠点があった。
で使用しているときには、パリティチェック方式ではデ
ータに障害を受けても異常を検出できない。すなわち、
上述した従来の技術では、ＣＡＭに異常が生じて、「Ａ
ＡＡＡｈ」というデータが「ＡＡＡＢｈ」と書き変わっ
ていたとすると、“該当無し”という結果が出力される
だけである。従って、ＣＡＭの異常を認識していない検
索者は無駄な作業を繰り返す等の欠点があった。
【０００９】そこで、本発明は、ＣＡＭに格納されてい
るデータに障害が発生したか否かを監視し、把握するこ
とができるＣＡＭ監視装置を提供することを課題として
いる。
るデータに障害が発生したか否かを監視し、把握するこ
とができるＣＡＭ監視装置を提供することを課題として
いる。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めの本発明装置は、連想メモリ（ＣＡＭ）のデータを監
視する連想メモリ監視装置であって、前記連想メモリ監
視装置は、前記ＣＡＭを制御するＣＡＭ制御回路と、前
記ＣＡＭ制御回路と前記ＣＡＭとを接続するＣＡＭイン
タフェース部と、前記ＣＡＭ制御回路と前記ＣＡＭイン
タフェース部とを接続するＣＡＭ監視部と、前記ＣＡＭ
監視部に接続された警告手段とを備え、前記データに障
害が発生している場合には、警告を発するようにしてい
る。
めの本発明装置は、連想メモリ（ＣＡＭ）のデータを監
視する連想メモリ監視装置であって、前記連想メモリ監
視装置は、前記ＣＡＭを制御するＣＡＭ制御回路と、前
記ＣＡＭ制御回路と前記ＣＡＭとを接続するＣＡＭイン
タフェース部と、前記ＣＡＭ制御回路と前記ＣＡＭイン
タフェース部とを接続するＣＡＭ監視部と、前記ＣＡＭ
監視部に接続された警告手段とを備え、前記データに障
害が発生している場合には、警告を発するようにしてい
る。
【００１１】又、上記の課題を解決するための本発明方
法は、連想メモリ（ＣＡＭ）のデータを監視する連想メ
モリ監視方法であって、前記ＣＡＭを監視するためのＣ
ＡＭ監視信号を発出し、前記ＣＡＭ監視信号に基づいて
ＲＡＭモードで前記データを読み出し、前記データのパ
リティと、前記データを前記ＣＡＭへ格納する際に付加
されたパリティとを照合するようにしている。
法は、連想メモリ（ＣＡＭ）のデータを監視する連想メ
モリ監視方法であって、前記ＣＡＭを監視するためのＣ
ＡＭ監視信号を発出し、前記ＣＡＭ監視信号に基づいて
ＲＡＭモードで前記データを読み出し、前記データのパ
リティと、前記データを前記ＣＡＭへ格納する際に付加
されたパリティとを照合するようにしている。
【００１２】すなわち、本発明においては、ＣＡＭモー
ドにおけるアクセスがない時にＣＡＭをＲＡＭモードと
してＣＡＭよりデータを読み出し、読み出しデータに対
しパリティチェックを行うことでＣＡＭを監視するた
め、読み出しアドレスはＣＡＭの全領域に対して順次ア
クセスするようにしている。
ドにおけるアクセスがない時にＣＡＭをＲＡＭモードと
してＣＡＭよりデータを読み出し、読み出しデータに対
しパリティチェックを行うことでＣＡＭを監視するた
め、読み出しアドレスはＣＡＭの全領域に対して順次ア
クセスするようにしている。
【００１３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。
実施形態について説明する。
【００１４】まず、図１を参照して、本発明装置につい
て説明する。図１に示すように、本発明装置は、ＣＡＭ
制御回路１０と、このＣＡＭ制御回路１０とＣＡＭ３０
との間に接続されたＣＡＭ監視回路とを有している。そ
して、この、ＣＡＭ監視回路は、ＣＡＭインタフェース
部２０とＣＡＭ監視部４０とを有している。
て説明する。図１に示すように、本発明装置は、ＣＡＭ
制御回路１０と、このＣＡＭ制御回路１０とＣＡＭ３０
との間に接続されたＣＡＭ監視回路とを有している。そ
して、この、ＣＡＭ監視回路は、ＣＡＭインタフェース
部２０とＣＡＭ監視部４０とを有している。
【００１５】ＣＡＭ制御回路１０は、第１に、ＣＡＭ３
０にデータを格納する際にパリティビットを付加する機
能を有し、第２に、ＣＡＭモードでのへアクセスがなさ
れていないタイミングを選び、ＣＡＭ監視部４０に対し
てＣＡＭ監視指示信号を発出する機能を有する。
０にデータを格納する際にパリティビットを付加する機
能を有し、第２に、ＣＡＭモードでのへアクセスがなさ
れていないタイミングを選び、ＣＡＭ監視部４０に対し
てＣＡＭ監視指示信号を発出する機能を有する。
【００１６】ＣＡＭインタフェース部２０は、ＣＡＭ制
御回路１０とＣＡＭ３０との間をアドレス・データ・制
御信号で接続する。従って、通常は、ＣＡＭ監視部４０
とＣＡＭ３０との間で上記アドレス・データ・制御信号
のやり取りは行われない。但し、ＣＡＭ制御回路１０か
らＣＡＭ監視部４０に向けてＣＡＭ監視指示信号が発出
された場合には、ＣＡＭインタフェース部２０は、ＣＡ
Ｍ監視部４０とＣＡＭ３０とを接続する。
御回路１０とＣＡＭ３０との間をアドレス・データ・制
御信号で接続する。従って、通常は、ＣＡＭ監視部４０
とＣＡＭ３０との間で上記アドレス・データ・制御信号
のやり取りは行われない。但し、ＣＡＭ制御回路１０か
らＣＡＭ監視部４０に向けてＣＡＭ監視指示信号が発出
された場合には、ＣＡＭインタフェース部２０は、ＣＡ
Ｍ監視部４０とＣＡＭ３０とを接続する。
【００１７】ＣＡＭ３０は、連想メモリであり、格納さ
れている複数のデータの中から使用者が与える特定パタ
ーンと一致するデータを検索し、そのデータに対応する
アドレスを出力するように構成されている。なお、読み
出しアドレスはＣＡＭの全領域に対して順次アクセスす
る構成となっている。
れている複数のデータの中から使用者が与える特定パタ
ーンと一致するデータを検索し、そのデータに対応する
アドレスを出力するように構成されている。なお、読み
出しアドレスはＣＡＭの全領域に対して順次アクセスす
る構成となっている。
【００１８】ＣＡＭ監視部４０は、ＣＡＭ制御回路１０
からＣＡＭ監視指示信号を受けると、ＣＡＭ３０に対し
アドレスを供給し、ＲＡＭモードでデータを読み出す。
そして、読み出されたデータに対してパリティ演算を行
い、データ格納時にあらかじめ付加されたパリティビッ
トとの照合を行う。このような照合の結果、パリティが
一致した場合には読み出しデータに障害がなく、不一致
の場合は読み出しデータが障害を受けたと判定し、警告
手段５０をＣＡＭ制御回路１０に通知する。
からＣＡＭ監視指示信号を受けると、ＣＡＭ３０に対し
アドレスを供給し、ＲＡＭモードでデータを読み出す。
そして、読み出されたデータに対してパリティ演算を行
い、データ格納時にあらかじめ付加されたパリティビッ
トとの照合を行う。このような照合の結果、パリティが
一致した場合には読み出しデータに障害がなく、不一致
の場合は読み出しデータが障害を受けたと判定し、警告
手段５０をＣＡＭ制御回路１０に通知する。
【００１９】次に、図２を参照して、本発明方法につい
て説明する。図２は、本発明の連想メモリ監視方法のフ
ローチャートである。
て説明する。図２は、本発明の連想メモリ監視方法のフ
ローチャートである。
【００２０】まず、ステップＳ１では、ＣＡＭ監視指示
信号がＣＡＭ制御回路１０より発出されると、ＣＡＭ監
視部４０が動作を開始する。この動作開始と共に、ＣＡ
Ｍインタフェース部が切替動作を行うので、ＣＡＭ監視
部は動作を開始した時点でＣＡＭに対するアクセスが可
能な状態になっている。
信号がＣＡＭ制御回路１０より発出されると、ＣＡＭ監
視部４０が動作を開始する。この動作開始と共に、ＣＡ
Ｍインタフェース部が切替動作を行うので、ＣＡＭ監視
部は動作を開始した時点でＣＡＭに対するアクセスが可
能な状態になっている。
【００２１】次に、ステップS２では、ＣＡＭ監視部４
０はまずＣＡＭ３０に対しアドレスを与え、ＲＡＭモー
ドでデータを読み出す。
０はまずＣＡＭ３０に対しアドレスを与え、ＲＡＭモー
ドでデータを読み出す。
【００２２】そして、ステップS３において、読み出さ
れたデータに対しパリティ演算を行い、このデータをＣ
ＡＭ３０へ格納される際に付加されたパリティビットと
照合する。
れたデータに対しパリティ演算を行い、このデータをＣ
ＡＭ３０へ格納される際に付加されたパリティビットと
照合する。
【００２３】そして、ステップS４では、 上記両パリ
ティが一致した場合には正常と判断し、不一致であった
場合には異常と判断する。
ティが一致した場合には正常と判断し、不一致であった
場合には異常と判断する。
【００２４】ここで、もし、異常が発見された場合に
は、ステップS４５に進みＣＡＭ制御回路１に対し警告
手段５０通知して、ステップS５に進む。
は、ステップS４５に進みＣＡＭ制御回路１に対し警告
手段５０通知して、ステップS５に進む。
【００２５】最後のステップS５は、上記両パリティが
一致した場合にステップS４に引き続いて実行されるス
テップSであり、データを読み出すためのアドレスをイ
ンクリメントして保持し、次回ＣＡＭ監視指示信号が発
出されるまで待機する。この動作が順次アドレスを変え
て繰り返されることによりＣＡＭ３０全領域に対するデ
ータチェックが可能となる。
一致した場合にステップS４に引き続いて実行されるス
テップSであり、データを読み出すためのアドレスをイ
ンクリメントして保持し、次回ＣＡＭ監視指示信号が発
出されるまで待機する。この動作が順次アドレスを変え
て繰り返されることによりＣＡＭ３０全領域に対するデ
ータチェックが可能となる。
【００２６】
【発明の効果】以上説明した本発明によれば、ＣＡＭ制
御回路からのＣＡＭアクセス空き時間を用いてＲＡＭモ
ードでパリティチェックを行っているので、ＣＡＭ内デ
ータが障害を受けた場合に異常を検出することができ
る。
御回路からのＣＡＭアクセス空き時間を用いてＲＡＭモ
ードでパリティチェックを行っているので、ＣＡＭ内デ
ータが障害を受けた場合に異常を検出することができ
る。
【００２７】さらには、本実施例ではＣＡＭ全領域につ
いて順次監視に行く構成になっているので、ＣＡＭ内の
一部のデータに異常が起きた場合でも、アドレスが一周
する間に必ず異常を検出することができる。
いて順次監視に行く構成になっているので、ＣＡＭ内の
一部のデータに異常が起きた場合でも、アドレスが一周
する間に必ず異常を検出することができる。
【図１】本発明の連想メモリ監視装置のブロック図。
【図２】本発明の連想メモリ監視方法のフローチャー
ト。
ト。
【図３】従来の連想メモリ回路のブロック図。
【図４】連想メモリの読み出しの説明図。
１０ ＣＡＭ制御回路 ２０ ＣＡＭインタフェース ３０ ＣＡＭ（連想メモリ） ４０ ＣＡＭ監視回路 ５０ 警告手段
Claims (6)
- 【請求項１】 連想メモリ（ＣＡＭ）のデータを監視す
る連想メモリ監視装置であって、 前記連想メモリ監視装置は、前記ＣＡＭを制御するＣＡ
Ｍ制御回路と、 前記ＣＡＭ制御回路と前記ＣＡＭとを接続するＣＡＭイ
ンタフェース部と、 前記ＣＡＭ制御回路と前記ＣＡＭインタフェース部とを
接続するＣＡＭ監視部と、 前記ＣＡＭ監視部に接続された警告手段とを備え、 前記データに障害が発生している場合には、警告を発す
ることを特徴とする連想メモリ監視装置。 - 【請求項２】 前記ＣＡＭ監視部は、前記データをＲＡ
Ｍモードで順次読み出すことを特徴とする請求項１記載
の連想メモリ監視装置。 - 【請求項３】 前記ＣＡＭ監視部は、前記データのパリ
ティと、前記データを前記ＣＡＭへ格納する際に付加さ
れたパリティとを照合することを特徴とする請求項１記
載の連想メモリ監視装置。 - 【請求項４】 前記ＣＡＭインタフェース部は、前記Ｃ
ＡＭ制御回路と前記ＣＡＭ監視部とを切り替えて前記Ｃ
ＡＭに接続させることを特徴とする請求項１記載の連想
メモリ監視装置。 - 【請求項５】 連想メモリ（ＣＡＭ）のデータを監視す
る連想メモリ監視方法であって、 前記ＣＡＭを監視するためのＣＡＭ監視信号を発出し、 前記ＣＡＭ監視信号に基づいてＲＡＭモードで前記デー
タを読み出し、 前記データのパリティと、前記データを前記ＣＡＭへ格
納する際に付加されたパリティとを照合することを特徴
とする連想メモリ監視方法。 - 【請求項６】 前記アドレスに存在する前記データのパ
リティと、前記データを前記ＣＡＭへ格納する際に付加
されたパリティとが一致しない場合には、警告を発する
ことを特徴とする請求項５記載の連想メモリ監視方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128808A JPH11328044A (ja) | 1998-05-12 | 1998-05-12 | 連想メモリ監視方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10128808A JPH11328044A (ja) | 1998-05-12 | 1998-05-12 | 連想メモリ監視方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328044A true JPH11328044A (ja) | 1999-11-30 |
Family
ID=14993940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128808A Pending JPH11328044A (ja) | 1998-05-12 | 1998-05-12 | 連想メモリ監視方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7522592B2 (en) | 2003-10-03 | 2009-04-21 | Hitachi, Ltd. | Packet transfer unit |
-
1998
- 1998-05-12 JP JP10128808A patent/JPH11328044A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7522592B2 (en) | 2003-10-03 | 2009-04-21 | Hitachi, Ltd. | Packet transfer unit |
| US7924833B2 (en) | 2003-10-03 | 2011-04-12 | Hitachi, Ltd. | Packet transfer unit |
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