JPH05189312A

JPH05189312A - キャッシュメモリ制御方式

Info

Publication number: JPH05189312A
Application number: JP4004302A
Authority: JP
Inventors: Kazuhito Sugino; 一仁杉野; Shigeru Yoshida; 茂吉田
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1992-01-14
Filing date: 1992-01-14
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】本発明は、キャッシュメモリ制御方式に関
し、パリティエラーによるシステムダウンを無くすこと
を目的とする。【構成】プロセッサがアドレス信号及びその一部（０
〜ｍビット部分）についてのパリティコードｐ′を出力
し、コンペア回路１３がこのアドレス信号の一部及びパ
リティコードｐ′からなる信号とキャッシュ管理テーブ
ル２の出力信号とを比較すると共に、故障制御部１４が
この比較の結果を監視するように構成し、両者が一致す
る場合にキャッシュヒット処理を行い、両者が不一致の
場合にキャッシュミスヒット処理を行うと共に、両者が
不一致の場合のうちの所定の場合にロギング情報１５を
作成するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ制御
方式に関し、特に、キャッシュメモリ管理テーブルから
読み出したデータにより一致／不一致等の判定を行うキ
ャッシュメモリ制御方式に関する。

【０００２】

【従来の技術】図７及び図８は従来技術の説明図であ
り、特に、図７は従来のキャッシュメモリ制御回路の要
部の構成を示し、図８は従来のキャッシュメモリ制御処
理フローを示す。

【０００３】プロセッサがバスサイクルを開始し（ステ
ップ１１）、アドレス信号をレジスタ１１から送出す
る。このアドレス信号は主記憶のアクセスに用いられる
と共に、０〜ｍビットはコンペア回路１３にも入力さ
れ、また、ｍ＋１〜ｎビットはキャッシュメモリ（図示
せず）及びキャッシュ管理テーブル２にも入力される。
テーブル２は、タグメモリとも呼ばれ、キャッシュメモ
リ上に存在するデータについての情報を格納する。テー
ブル２は、ｍ＋１〜ｎビット部分の信号入力により検索
され（ステップ１２）、ｍ＋１ビット長の前記情報と、
そのパリティビット（複数）ｐを出力する。

【０００４】コンペア回路１３は、レジスタ１１からの
０〜ｍビット部分と、テーブル２からのｍ＋１ビット長
の前記情報とを比較し（ステップ１３）、一致／不一致
を判定する。一方、パリティチェック回路１６は、ｍ＋
１ビット長の前記情報について、そのパリティビットｐ
を用いてパリティチェックを行い（ステップ１４）、エ
ラーの有無を調べる。

【０００５】そして、比較結果が一致し、かつパリティ
エラーが無い場合（ステップ１５）にはキャッシュヒッ
ト処理をするように制御が行われ、比較結果が不一致
で、かつ、パリティエラーが無い場合（ステップ１６）
にはキャッシュミスヒット処理をするように制御が行わ
れる。また、パリティエラーが有る場合には、ハードウ
ェア故障があるものとみなして所定のハードウェア障害
処理を行った後（ステップ１７）、システムダウンとす
る（ステップ１８）。

【０００６】

【発明が解決しようとする課題】前述の従来技術によれ
ば、パリティエラーが有る場合には、必ずシステムダウ
ンに到ってしまう。これは、パリティエラーは本来存在
してはならないもので、これが存在するということはハ
ードウェア故障を意味するとして、当該故障部分のメン
テナンス等のためにシステムダウンとするものである。
例えば、システムダウン時、部品交換等が行われる。

【０００７】しかし、このような強制的なシステムダウ
ンは、利用者やシステムの運用全般から見て、必ずしも
望ましいこととは言えない。また、パリティエラーが有
っても、キャッシュメモリをシステムから切り離した形
態で主記憶をアクセスするようにすれば、処理を継続す
ることが可能となる。これは、利用者にとっては、多少
処理時間が長くなったとしてもシステムダウンとなるよ
り極めて有益である。

【０００８】そこで、本願出願人は、先に、図９に示す
如き技術について提案した（特願平３−260921号）。こ
の技術においては、パリティチェック回路１６によるパ
リティチェックを省略する一方、プロセッサのレジスタ
１１及び１２からの所定の出力（第１の信号）とキャッ
シュ管理テーブル２の出力（第２の信号）とを比較す
る。そして、第２の信号がパリティエラーを発生するよ
うな信号である場合に、コンペア回路１３が、通常のキ
ャッシュミスヒットの場合の不一致信号と同様の不一致
信号を出力する。

【０００９】この技術によれば、パリティエラーを発生
するような状態でも、パリティエラー検出によるシステ
ムダウンを避けることができる。そして、不一致信号の
利用により、通常のキャッシュミスヒットの場合と同様
に、キャッシュメモリを見かけ上システムから切り離し
て主記憶装置をアクセスする動作（縮退動作）により処
理を継続することができる。

【００１０】ところで、図９に示す技術において不一致
信号が出力された場合に、その時点でのハードウェアの
状態をロギング情報として記録できれば、これを解析す
ることによりハードウェア故障の原因等を知ることがで
き有益である。この一方で、図９に示す技術において
は、不一致信号が出力される場合として、パリティエラ
ーを発生するような状態と本来のキャッシュミスヒット
の状態との両者が含まれる。ロギング情報は、この両者
のうち前者について必要であり、後者については必要な
い。

【００１１】本発明は、パリティエラーによるシステム
ダウンを無くすと共に必要なロギング情報を出力できる
ようにしたキャッシュメモリ制御方式を提供することを
目的とする。

【００１２】

【課題を解決するための手段】図１は、本発明の原理構
成図であり、本発明によるキャッシュメモリ制御回路の
要部を示す。図１において、キャッシュ管理テーブル２
は、主記憶装置上に存在するデータの一部を格納するキ
ャッシュメモリの管理のために、キャッシュメモリ上に
存在するデータについてのｍ＋１ビット長の情報（当該
データの主記憶装置上のアドレスを示すアドレス信号の
第１部分に対応する）と、この情報についてのパリティ
コードｐとを格納する。

【００１３】レジスタ１１は、プロセッサが出力する主
記憶装置上のアドレスを示すアドレス信号であって，キ
ャッシュ管理テーブル２内の情報との対比に用いられる
第１部分（０〜ｍビット部分）と、キャッシュ管理テー
ブル２をアクセスするために用いられる第２部分（ｍ＋
１〜ｎビット部分）とを含むアドレス信号を保持する。
レジスタ１２は、プロセッサが出力する第１部分につい
てのパリティコードｐ′を保持する。

【００１４】プロセッサはレジスタ１１及びレジスタ１
２の内容を出力する。キャッシュ管理テーブル２は、第
２部分の入力によりこれに対応する前記情報（ｍ＋１ビ
ット長）とこの情報についてのパリティコードｐとを出
力する。

【００１５】コンペア回路１３は、プロセッサの所定の
出力とキャッシュ管理テーブル２の出力とを比較する。
即ち、第１部分及びプロセッサの出力したパリティコー
ドｐ′とからなる第１の信号と、キャッシュ管理テーブ
ル２の出力である前記情報とこの情報についてのパリテ
ィコードｐからなる第２の信号とを比較する。そして、
第１の信号と第２の信号とが不一致である場合にその旨
を出力する。

【００１６】故障制御部１４は、前記比較の結果が所定
の結果である場合にロギング情報１５を作成して格納す
る。即ち、第１部分とキャッシュ管理テーブル２の出力
である前記情報との第１比較器ＣＭＰ１における比較の
結果が一致であり、かつ、プロセッサの出力したパリテ
ィコードｐ′とキャッシュ管理テーブル２の出力である
パリティコードｐとの第２比較器ＣＭＰ２における比較
の結果が不一致である場合に、プロセッサで実行中のプ
ログラムの実行を中断し、ロギング情報１５を作成して
格納した後、当該プログラムの実行を再開する。

【００１７】

【作用】アドレス信号に対応するデータが主記憶装置上
のみならずキャッシュメモリ上にも存在する場合、第１
部分とキャッシュ管理テーブル２の出力したｍ＋１ビッ
ト長の部分との第１比較器ＣＭＰ１における比較結果は
一致するはずである。また、これらについてのパリティ
コードｐ′とｐとの第２比較器ＣＭＰ２における比較結
果も一致するはずである。ところが、第２の信号がパリ
ティエラーを発生するような信号である場合、これらの
比較の少なくとも一方が不一致となり、全体としても不
一致となる。

【００１８】そこで、これを利用して、第２の信号がパ
リティエラーを発生するような信号である場合、コンペ
ア回路１３が不一致信号を出力するようにする。この不
一致信号は、通常のキャッシュミスヒットの場合の不一
致信号と同様のものである。

【００１９】これにより、パリティエラーを発生するよ
うな状態でも、これを避けて、システムダウンに到らな
いようにすることができる。そして、通常のキャッシュ
ミスヒットと同様の不一致信号により、当該アドレスに
あるデータについては、キャッシュメモリを見かけ上シ
ステムから切り離し、主記憶装置をアクセスする動作
（縮退動作）により、処理を継続することができる。

【００２０】一方、第１の信号と第２の信号とが不一致
となる場合は、第１及び第２比較器ＣＭＰ１及びＣＭＰ
２の一方又は双方において不一致となる場合であるか
ら、３通りの場合がある。このうち、第１比較器ＣＭＰ
１では一致であるにも拘わらず、第２比較器ＣＭＰ２で
は不一致である場合、ハードウェア故障が原因であるこ
とが予想される。

【００２１】そこで、この場合、前述の縮退動作を行っ
た後、プログラムの実行を中断しロギング情報１５を作
成する。これにより、プログラム実行中のシステムダウ
ンを避けると共に、所定の場合に必要なロギング情報１
５を得ることができ、ハードウェアの状態を把握でき
る。

【００２２】

【実施例】図１において、コンペア回路１３は第１及び
第２比較器ＣＭＰ１及びＣＭＰ２を備える。第１比較器
ＣＭＰ１は、アドレス信号の第１部分とキャッシュ管理
テーブル２の出力であるｍ＋１ビット長の情報とを比較
する。第２比較器ＣＭＰ２は、プロセッサの出力したパ
リティコードｐ′とキャッシュ管理テーブル２の出力で
あるパリティコードｐとを比較する。

【００２３】第１及び第２比較器ＣＭＰ１及びＣＭＰ２
における比較結果の組合わせとしては、次の４通りがあ
る。即ち、（１）双方において一致の場合、（２）第１
比較器ＣＭＰ１において一致で、かつ、第２比較器ＣＭ
Ｐ２において不一致の場合、（３）第１比較器ＣＭＰ１
において不一致で、かつ、第２比較器ＣＭＰ２において
一致の場合、及び、（４）双方において不一致の場合、
である。

【００２４】（１）の場合、キャッシュヒットであるか
ら一致信号がコンペア回路１３から出力される。また、
ハードウェアは正常である。（２）乃至（４）の場合、
キャッシュミスヒットであるから不一致信号が出力され
る。（２）の場合、アドレス信号の一部分が一致してい
るのにそのパリティコードが不一致であるので、何らか
のハードウェア故障があると考えてよい。（３）及び
（４）の場合、アドレス信号の一部分が不一致であるの
で、本来のキャッシュミスヒットでありハードウェアは
正常と考えてよい。

【００２５】そこで、故障制御部１４は、第１及び第２
比較器ＣＭＰ１及びＣＭＰ２を監視し、（２）の場合に
のみ所定の処理を行ってロギング情報１５を作成し格納
する。

【００２６】図２は本発明の適用されるデータ処理装置
を示す。このデータ処理装置においては、プロセッサ
（ｃｐｕ）１、キャッシュ管理テーブル２、キャッシュ
メモリ５及びキャッシュ制御・バスインターフェイスコ
ンバータ回路（以下、制御回路）６を一組の増設単位１
０として、プロセッサ１の増設が可能とされる。増設単
位１０は、制御回路６を介して、システムバス７に接続
される。システムバス７には、メモリコントローラ８を
介して、主記憶装置９が接続される。

【００２７】キャッシュメモリ５上には、主記憶装置９
上に存在するデータの一部が格納されている。そのデー
タについて、主記憶装置９上のアドレスが図１のレジス
タ１１内の第１部分及び第２部分を含むアドレス信号で
表されるとすると、キャッシュメモリ５に入力されるア
ドレスは第２部分で表され、この第２部分がキャッシュ
管理テーブル２にも入力され，これに対応する情報とし
てｍ＋１ビット長の第１部分が格納されている。格納の
際、第１部分についてのパリティコードｐが生成され、
共に格納される。即ち、パリティ付きのデータ構造とさ
れる。

【００２８】キャッシュメモリ５は、データの読み出し
書込み動作において使用される。以下、読み出し動作の
詳細について説明する。読み出し対象であるデータ（を
含むデータブロック）がキャッシュメモリ５上に存在す
る（キャッシュヒットの）場合、当該データは、キャッ
シュメモリ５から読み出される。一方、当該データがキ
ャッシュメモリ５上に存在しない（キャッシュミスヒッ
トの）場合、当該データは、主記憶装置９から読み出さ
れる。

【００２９】読み出し動作は、制御回路６が行う。ま
た、この前提となるキャッシュヒット／キャッシュミス
ヒットの判別も、制御回路６が行う。即ち、制御回路６
は、キャッシュ管理テーブル２の出力に基づいて前記判
別を行い、キャッシュヒットの場合、キャッシュメモリ
５からデータをデータバス４上に読み出し（キャッシュ
ヒット処理）、キャッシュミスヒットの場合、メモリコ
ントローラ８を介して主記憶装置９からデータを読み出
してデータバス４上に送出する（キャッシュミスヒット
処理）。なお、この時、このデータをキャッシュメモリ
５に書き込む。

【００３０】この読み出し動作のために、プロセッサ１
は、図１の第１部分及び第２部分とを含むアドレス信号
をアドレスバス３上に送出する。レジスタ１１は、プロ
セッサ１内に存在するバッファレジスタである。プロセ
ッサ１は、また、このアドレスの送出の際に第１部分に
ついてのパリティコードｐ′を生成し、アドレスバス３
上に送出する。レジスタ１２は、プロセッサ１内に存在
するバッファレジスタである。

【００３１】キャッシュ管理テーブル２は、所定のタイ
ミングでアドレスバス３上の第２部分を取り込み、これ
に対応するエントリに格納されたｍ＋１ビット長の前記
情報及びそのパリティコードｐを出力する。

【００３２】コンペア回路１３は、制御回路６に設けら
れ、所定のタイミングでアドレスバス３上の第１部分と
パリティコードｐ′（第１信号）とを取り込む。更に、
コンペア回路１３は、キャッシュ管理テーブル２の出力
（第２信号）をも取り込む。そして、第１信号と第２信
号とを比較する。

【００３３】この比較の結果は前述の（１）乃至（４）
の場合の如くになる。（１）の場合は、第２信号がパリ
ティエラーを発生する状態でなく、かつ、元々キャッシ
ュヒットである場合であり、制御回路６はキャッシュヒ
ット処理を行う。また、（３）及び（４）の場合は、第
２信号がパリティエラーを発生する状態でなく、かつ、
元々キャッシュミスヒットである場合と言ってよく、制
御回路６はキャッシュミスヒット処理を行う。更に、
（２）の場合は、第２信号がパリティエラーを発生する
状態にある場合であり、キャッシュヒットであるか否か
に拘わらず、比較結果は不一致となる。これにより制御
回路６はキャッシュミスヒット処理を行う。従って、パ
リティエラー発生によるシステムダウンに到ることはな
く、通常のキャッシュミスヒットの場合の如く処理が継
続される。

【００３４】故障制御部１４は、プロセッサ１に設けら
れ、例えばプロセッサ１のファームウェアにより実現さ
れる。故障制御部１４は、コンペア回路１３が（２）の
状態であること、即ち、キャッシュメモリ制御回路が故
障状態であることを検出すると、プロセッサ１に対し命
令の実行中断を指示する。そして、中断後に、ロギング
情報１５を作成し、例えばＤＡＳＤ上に出力する。この
後、プロセッサ１に対し中断した命令の再開を指示す
る。なお、命令の中断はキャッシュミスヒット処理の終
了後に行われる。

【００３５】ロギング情報１５は、その時点におけるコ
ンペア回路１３の状態、プロセッサ１の内部状態、キャ
ッシュメモリ５及びキャッシュ管理テーブル２の該当ア
ドレスの内容等からなる。

【００３６】従って、ロギング情報１５を解析すること
により、（２）の状態が発生したこと、及び、その時の
プロセッサ１の内部状態等を知ることができる。これに
より、ハードウェア故障についての適切な対応処置が可
能となる。

【００３７】図３は本発明のキャッシュメモリ制御処理
フローを示し、図４はメモリ読み出し動作の場合のタイ
ミングチャートを示す。なお、図４において、左側はキ
ャッシュヒットの場合のタイミングを示し、右側はキャ
ッシュミスヒットの場合のタイミングを示している。

【００３８】プロセッサ１がバスサイクルを開始する
（ステップ１）。即ち、所定のタイミングでアドレスス
トローブ信号Address ＳＴＢをロウレベルとし、アドレ
スバス３上にレジスタ１１からアドレス信号を送出す
る。アドレスストローブ信号のロウレベルにより、アド
レス信号の第１部分はコンペア回路１３に取り込まれ、
第２部分はキャッシュ管理テーブル２に取り込まれる。

【００３９】これと並行して、プロセッサ１は、アドレ
スバス３上にレジスタ１２からパリティコードｐ′を送
出する。このパリティコードｐ′は、アドレスストロー
ブ信号のロウレベルにより、コンペア回路１３に取り込
まれる。

【００４０】次に、アドレス信号の第２部分によりキャ
ッシュ管理テーブル２が検索される（ステップ２）。即
ち、第２部分が入力されると、所定のタイミングで、キ
ャッシュ管理テーブル２が、ｍ＋１ビット長の情報及び
そのパリティコードｐをコンペア回路１３へ出力する。

【００４１】次に、コンペア回路１３がコンペア処理を
行う（ステップ３）。即ち、前述の第１信号と第２信号
との比較を行い、その結果を一致／不一致信号として出
力する。

【００４２】以上の処理が、図４に示す期間ｔ１におい
て行われる。期間ｔ１は、主に、キャッシュ管理テーブ
ル２の検索に要する期間であり、図４に示す如く、主記
憶装置９のリードサイクルｔ３及びｔ４の前半の処理と
してキャッシュヒットの場合及びキャッシュミスヒット
の場合に共通である。

【００４３】次に、図３に示す如く、コンペア処理の結
果に従って、キャッシュヒット処理又はキャッシュミス
ヒット処理が制御回路６により行われる。キャッシュヒ
ット処理において、プロセッサ１は、データストローブ
信号DataＳＴＢをロウレベルとする。一方、制御回路６
は、アドレス信号の第２部分によりキャッシュメモリ５
をアクセスして対応する所定のデータをデータバス４上
に読み出すと共に，サイクルエンド信号Cycle ＥＮＤを
ロウレベルとする。プロセッサ１は，このサイクルエン
ド信号のロウレベル期間内の所定のタイミングでデータ
バス４上のデータを取り込み、当該サイクルを終了す
る。従って、キャッシュヒット処理の場合のリードサイ
クルｔ３は、短時間で終了する。

【００４４】キャッシュミスヒット処理において、プロ
セッサ１は、データストローブ信号をロウレベルとす
る。制御回路６は、システムバス７の使用権を得てメモ
リコントローラ８を介して主記憶装置９をアドレス信号
によりアクセスし、当該アドレスのデータを得る。この
制御回路６による主記憶装置９からのリード動作のため
に、期間ｔ２が費やされる。

【００４５】この後、制御回路６は、このデータをデー
タバス４上に送出すると共に，サイクルエンド信号をロ
ウレベルとする。プロセッサ１は、このサイクルエンド
信号のロウレベル期間内の所定のタイミングでデータバ
ス４上のデータを取り込み、当該サイクルを終了する。
従って、キャッシュミスヒット処理の場合のリードサイ
クルｔ４は、ｔ３に比べて長いものとなる。しかし、パ
リティエラー発生状態にあってもシステムダウンを避け
て縮退動作により処理を続行できる。

【００４６】次に、図３に示す如く、コンペア処理の結
果に従って、前述の（２）の場合に、主にキャッシュミ
スヒット処理の後に、故障制御処理が故障制御部１４に
より行われる。この故障制御処理フローを図５に示す。

【００４７】図５において、コンペア回路１３を調べる
ことにより、故障状態検出の有無を調べる（ステップ
４）。故障状態が検出されない場合、ステップ４をくり
返す。故障状態が検出された（第１比較器ＣＭＰ１で一
致、かつ、第２比較器ＣＭＰ２で不一致である）場合、
プロセッサ１に対し命令の実行中断を指示する（ステッ
プ５）。

【００４８】プロセッサ１における命令の実行が中断さ
れたかを調べる（ステップ６）。中断されない場合、ス
テップ６をくり返す。前述のリードサイクルｔ４の終了
を待って命令の実行が中断された場合、例えばプロセッ
サ１の内部状態を読み出してロギング情報１５を作成し
た後ＤＡＳＤ上へ出力する（ステップ７）。ロギング情
報１５はこの後解析され、例えば、ハードウェア故障等
についての対策のために用いられる。

【００４９】ロギング情報１５の出力後、プロセッサ１
に対し命令の再開を指示する（ステップ８）。これに応
じてプロセッサ１は先に中断したプログラムの命令の実
行を再開する。これにより、プログラムを途中で打ち切
ることなく処理を実行できる。

【００５０】図６は故障制御処理の他の例について説明
するための図である。前述の如く、図２の増設単位１０
を一組としてプロセッサ１を増設し、マルチプロセッサ
構成とすることが可能である。このマルチプロセッサ構
成における故障制御処理は、以下のように行われる。

【００５１】なお、以下の説明において、マルチプロセ
ッサシステムは、図６の如く、２つのプロセッサ１Ａ及
び１Ｂで構成され、各々、故障制御部１４Ａ及び１４Ｂ
を備えているとする。プロセッサ１Ａ及び１Ｂは、その
故障制御部１４Ａ及び１４Ｂにより、互いに他方におけ
る故障の監視及び故障制御処理を管理する。なお、故障
はプロセッサ１Ａで発生するとする。

【００５２】プロセッサ１Ａ側でステップ１乃至ステッ
プ３が行われる。故障制御部１４Ａはステップ４をくり
返す。故障制御部１４Ａは、故障状態を検出した場合、
これを故障制御部１４Ｂに通知する。これを受け取った
故障制御部１４Ｂはステップ５を行う。即ち、故障制御
部１４Ａを介してプロセッサ１Ａに命令の実行中断を指
示する。

【００５３】プロセッサ１Ａはリードサイクルｔ４の終
了を待って命令の実行を中断する。故障制御部１４Ａは
この中断を故障制御部１４Ｂに通知する。故障制御部１
４Ｂは、実行中断の指示後ステップ６をくり返し、中断
の通知を受取った場合、ロギング情報１５の作成及び出
力を故障制御部１４Ａに対して指示する。これを受取っ
た故障制御部１４Ａはステップ７を行う。即ち、ロギン
グ情報１５を作成して出力する。故障制御部１４Ａは、
この出力が完了した場合、これを故障制御部１４Ｂへ通
知する。

【００５４】この通知を受取った故障制御部１４Ｂは、
先に中断した命令の実行の再開を故障制御部１４Ａを介
してプロセッサ１Ａに対して指示する。これを受取った
プロセッサ１Ａはステップ８を行う。即ち、先に中断し
た命令の実行を再開する。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
キャッシュメモリ制御において、キャッシュ管理テーブ
ルの出力とプロセッサからのアドレス信号の一部及びそ
のパリティコードとを比較してキャッシュヒット／キャ
ッシュミスヒット処理を行うと共にこの比較の結果を故
障制御部によって監視することにより、キャッシュ管理
テーブル内のデータがパリティエラーを発生するような
状態である場合にもキャッシュミスヒット処理を行うこ
とができるので、パリティエラーによるシステムダウン
を防止でき、処理を続行でき、また、比較の結果が所定
の結果である場合にロギング情報を作成して出力するこ
とができるので、ハードウェアの状態を把握でき、故障
を解析して有効な処置を採ることができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例説明図である。

【図３】キャッシュメモリ制御処理フローである。

【図４】メモリ読み出し動作のタイミングチャートであ
る。

【図５】故障制御処理フローである。

【図６】他の故障制御処理の説明図である。

【図７】従来技術の説明図である。

【図８】従来技術の説明図である。

【図９】本発明の背景技術説明図である。

【符号の説明】

１プロセッサ２キャッシュ管理テーブル（タグメモリ）３アドレスバス４データバス５キャッシュメモリ６キャッシュ制御・バスインターフェイスコンバータ
回路７システムバス８メモリコントローラ９主記憶装置１０増設単位１１レジスタ１２レジスタ１３コンペア回路１４故障制御部１５ロギング情報１６パリティチェック回路

Claims

【特許請求の範囲】

【請求項１】プロセッサ（１）と、主記憶装置（９）
と、前記主記憶装置（９）上に存在するデータの一部を
格納するキャッシュメモリ（５）と、前記キャッシュメ
モリ（５）の管理のために前記キャッシュメモリ（５）
上に存在するデータについての情報とこの情報について
のパリティコードとを格納するキャッシュ管理テーブル
（２）とを備えたデータ処理装置において、前記プロセッサ（１）の所定の出力と前記キャッシュ管
理テーブル（２）の出力とを比較するコンペア回路（1
3）と、前記比較の結果が所定の結果である場合にロギング情報
（15）を作成して格納する故障制御部（14）とを設け、前記プロセッサ（１）が、前記主記憶装置（９）上のア
ドレスを示すアドレス信号であって、前記キャッシュ管
理テーブル（２）内の前記情報との対比に用いられる第
１部分と前記キャッシュ管理テーブル（２）をアクセス
するために用いられる第２部分とを含むアドレス信号を
出力し、かつ、前記第１部分についてのパリティコード
を出力し、前記キャッシュ管理テーブル（２）が、前記第２部分の
入力により前記情報とこの情報についてのパリティコー
ドとを出力し、前記コンペア回路（13）が、前記第１の部分及び前記プ
ロセッサ（１）の出力したパリティコードとからなる第
１の信号と、前記キャッシュ管理テーブル（２）の出力
である前記情報とこの情報についてのパリティコードか
らなる第２の信号とを比較し、前記第１の信号と第２の
信号とが不一致である場合にその旨を出力し、前記故障制御部（14）が、前記第１部分と前記キャッシ
ュ管理テーブル（２）の出力である前記情報との比較の
結果が一致であり、かつ、前記プロセッサ（１）の出力
したパリティコードと前記キャッシュ管理テーブル
（２）の出力であるパリティコードとの比較の結果が不
一致である場合に、前記プロセッサ（１）で実行中のプ
ログラムの実行を中断し、前記ロギング情報（15）を作
成して格納した後、当該プログラムの実行を再開するこ
とを特徴とするキャッシュメモリ制御方式。