JPH0540691A - キヤツシユメモリの故障検出装置 - Google Patents

Abstract

(57)【要約】 【構成】ＣＰＵのアドレス情報によりタグメモリ回路の
検索及び比較結果、一致したアドレス情報が存在しなか
ったとき毎に、その置き換えの対象となるアドレス管理
タグ情報の位置に対し、故障テスト情報による書き込み
と読み出しとを実施して、読み出した故障テスト情報と
の比較結果により、キャッシュのタグメモリ回路での故
障と比較回路の故障とを容易に検出する。 【効果】通常のキャッシュ動作を切り離して実施する必
要なく、動作中に実行することが出来る。そして、置き
換えの必要なものだけを故障検出の対象とするので大変
効率のよい故障検出となり、高い信頼性を容易に得るこ
とが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理分野のキャッシ
ュメモリシステムに関し、特にキャッシュメモリシステ
ムでのタグメモリ回路や比較回路での故障を動作中に検
出するキャッシュメモリの故障検出装置に関する。

【０００２】

【従来の技術】従来、この種のキャッシュメモリの故障
検出装置では、キャッシュメモリのアドレス管理タグ情
報を格納したタグメモリ回路に対し、自己診断装置から
の故障テスト情報による書き込みと、読み出しを実施す
ることによる故障検出の方法とが取られている。

【０００３】この自己診断装置は、図４に示すように、
故障テスト情報を発生する診断情報発生回路３３と、タ
グメモリ回路９へ故障テスト情報を書き込むための書き
込み制御信号３１とタグメモリ回路から書き込まれた故
障テスト情報を読み出すための読み出し制御信号３２と
を出力する診断制御回路３５と、タグメモリ回路９での
書き込みと読み込みの対象位置を順次指定するインデッ
クスカウンター回路３７と、タグメモリ回路へ書き込ん
だときの故障テスト情報とタグメモリ回路より読み出さ
れた故障テスト情報とを比較する自己診断用比較回路３
４と、自己診断用比較回路３４の累積結果を記憶するフ
ラグ回路３５とから構成されている。

【０００４】このキャッシュメモリでの自己診断装置
は、キャッシュメモリシステム構成から切り離した状態
で、診断情報発生回路３３の故障テスト情報１９が出力
され、インデックスカウンター回路３７により示された
タグメモリ回路９のアドレス管理タグ情報の位置に対
し、診断制御回路３６からタグメモリ回路９への書き込
み制御信号３１により故障テスト情報での書き込みが実
行され、これをタグメモリ回路９の全位置に対して実施
される。

【０００５】書き込み実施後、インデックスカウンター
回路３７により示されるタグメモリ回路９の全位置に書
き込まれた故障テスト情報が、診断制御回路３６からの
タグメモリ回路９への読み出し制御信号３２によりタグ
メモリ回路９の全位置から順次書き込んだ故障テスト情
報が読み出される。

【０００６】順次読み出された故障テスト情報と、書き
込み実施時の故障テスト情報とが自己診断用比較回路３
４に入力され、自己診断用比較３４からの結果情報の累
積した情報がフログ回路３５において記憶される。

【０００７】このフラグ回路３５での情報により、タグ
メモリ回路９において、故障の発生を判断している。

【０００８】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリの故障検出装置では、自己診断装置により、
キャッシュメモリ内部のタグメモリ回路に対し故障テス
ト情報での書き込みと読み出しを実施し、その書き込み
実施時の故障テスト情報と書き込み実施後のタグメモリ
回路から読み出した故障テスト情報とを比較することに
より、タグメモリ回路の全ての位置に対する故障検出を
実施している。

【０００９】しかし、自己診断が動作しているときは、
キャッシュメモリのタグメモリ回路に対して、故障テス
ト情報にて書き込み又は読み出しを実施しているため
に、通常のキャッシュ動作中では、タグメモリ回路のア
ドレス管理タグ情報を書き換えることになり、キャッシ
ュデータメモリ回路との対応が一致しなくなるので、キ
ャッシュメモリシステム構成上から切り離した状態でし
か実施出来ないという問題点と、タグメモリ回路の全部
のアドレス管理タグ情報の位置に対して故障検出のため
の書き込みと読み出しとを実施完了するには多くのテス
ト時間を必要する問題点がある。

【００１０】本発明の目的は、通常のキャッシュ動作を
切り離すことなく故障検出が実施できるキャッシュメモ
リシステムの故障検出装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明のキャッシュメモ
リの故障検出装置は、キャッシュメモリシステムにおい
て、任意の情報を入力し故障テスト情報を出力する情報
発生回路と、ＣＰＵのアドレス情報の上位ビットの情報
と前記情報発生回路からの故障テスト情報とを入力する
選択回路と、前記選択回路からの出力情報をアドレス管
理タグ情報として格納する手段と、格納したアドレス管
理タグ情報を取り出す手段とを有するタグメモリ回路
と、前記選択回路の出力情報とタグメモリ回路から取り
出されるアドレス管理タグ情報とを入力する比較回路
と、前記比較回路の結果情報を入力し、ＣＰＵへの応答
信号を伝達する出力回路と、キャッシュメモリでのミス
ヒットにより主記憶装置からキャッシュデータメモリ回
路へデータの置き換え発生時に、前記比較回路からの結
果情報を入力とし、タグメモリ回路への書き込み制御信
号とタグメモリ回路への読み出し制御信号と選択回路へ
の選択信号と情報発生回路への制御信号と出力回路への
抑制信号とＣＰＵへの故障信号とを出力する制御手段
と、前記ＣＰＵへの故障信号をＣＰＵへ伝達する手段と
を有している。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
は、ＣＰＵ１と、アドレスラッチ回路４と、タグメモリ
回路９と、情報発生回路１４と選択回路１３と、制御手
段１５と、伝達手段２５と、出力回路１６と、比較回路
１２と、キャッシュデータメモリ回路１０と、キャッシ
ュデータメモリ用デコード回路１１と、主記憶装置２
と、入出力装置３とから構成されている。

【００１３】次に図を用いて具体的動作を説明すると、
まずＣＰＵ１のアドレス情報がアドレスバス５を介して
アドレスラッチ回路４に記憶される。そのアドレスラッ
チ回路４に記憶したアドレス情報の一部の情報（以降、
インデックス情報１７という）がデコード回路８に入力
され、タグメモリ回路９内を検索し、アドレス管理タグ
情報２８が読み出される。読み出されたアドレス管理タ
グ情報２８と選択回路１３から出力されたアクセスタグ
情報１８側の情報とが比較回路１２において比較され、
その結果情報２４によりＣＰＵ１のデータが、キャッシ
ュデータメモリ回路１０上に存在するかを判定する。

【００１４】アドレス管理タグ回路２８と選択回路１３
からの出力情報との比較が一致した場合に、ＣＰＵ１の
データがキャッシュデータメモリ回路１０上に存在する
ので、出力回路１６からキャッシュデータメモリ回路１
０に対し読み出し信号２９とＣＰＵ１への応答信号２６
とを出力する。

【００１５】キャッシュデータメモリ回路１０は読み出
し信号２９によりＣＰＵ１のデータをデータバス６に出
力する。一方、応答信号２６を入力されたＣＰＵ１は、
データバス６から求めるデータを受取り、動作を終了す
る、しかし、アドレス管理タグ情報２８と選択回路１３
からの出力情報との比較が不一致の結果を示した場合に
は、インデックス情報１７により選択されたアドレス管
理タグ情報の位置が置き換え対象として選ばれ、そのア
ドレス管理タグ情報の位置に対応したキャッシュデータ
メモリ回路１０上に主記憶装置２からＣＰＵ１のデータ
を含む一定単位でのデータをシステムバス７を介し、複
数回数のバスサイクルによって書き込みが実施される。

【００１６】これと並行して、比較回路１２からの結果
情報２４により不一致になることにより起動される制御
手段１５は、出力回路１６へＣＰＵ１への応答信号２３
の出力を抑制する抑制信号２３と、選択回路１３に対し
アクセスタグ情報１８から故障テスト情報１９への選択
信号２１とを出力する。

【００１７】そして、インデックス情報１７より選ばれ
た置き換えの対象となるアドレス管理タグ情報の位置に
対し、制御手段１５からのタグメモリ回路への書き込み
制御信号３１による故障テスト情報１９側の選択回路１
３の出力情報での書き込みを実施する。

【００１８】書き込み実施後に、書き込みを実施したア
ドレス管理タグ情報の位置に対して、制御手段１５から
タグメモリ回路への読み出し制御信号３２が出力され、
タグメモリ回路９からそのアドレス管理タグ情報２８が
読み出される。この読み出されたアドレス管理タグ情報
２８と書き込んだ故障テスト情報１９側の出力情報との
比較回路１２において行われ、その結果情報２４を制御
手段１５に出力する。

【００１９】結果情報２４がタグメモリ回路９からのア
ドレス管理タグ情報２８と書き込んだ故障テスト情報１
９側の出力情報とが一致を示した場合には故障が検出さ
れなかったので、次に制御手段１５から情報発生回路１
４へ制御信号２０が出力され、入力情報を反転した故障
テスト情報１９が選択回路１３から出力される。反転し
た故障テスト情報１９側の選択回路１３の出力情報を上
記と同じインデックス情報１７により選択された置き換
え対象のアドレス管理タグ情報の位置に対し、制御手段
１５から出力されたタグメモリ回路への書き込み制御信
号３１により、書き込みが実施される。

【００２０】書き込み実施後、その書き込まれたアドレ
ス管理タグ情報の位置に対し、制御手段１５からタグメ
モリ回路への読み出し制御信号３２が出力され、読み出
されたアドレス管理タグ情報２８と反転した故障テスト
情報１９側の出力情報とを比較回路１２に入力し、結果
情報２４により故障検出の判定を実施する。

【００２１】結果情報２４において故障が検出されなか
った場合には、制御手段１５は情報発生回路１４に対し
て、反転した故障テスト情報を正転した故障テスト情報
１９に変更する制御信号２０を出力する。

【００２２】上記の動作と同様に、置き換えの対象とな
ったタグメモリ回路９のアドレス管理タグ情報の位置に
対し、故障テスト情報１９側の選択回路１３の出力情報
での書き込みを制御手段１５からタグメモリ回路への書
き込み制御信号３１により実施し、そして制御手段１５
からのタグメモリ回路への読み出し制御信号３２によ
り、タグメモリ回路９から書き込んだアドレス管理情報
の位置での読み出しを実施し、その故障テスト情報１９
側の選択回路１３の出力情報と読み出したアドレス管理
タグ情報２８とを比較する。

【００２３】結果情報２４が故障テスト情報１９側の出
力情報と読み出したアドレス管理タグ情報２８とが一致
している場合には、故障検出の動作を終了する。

【００２４】終了により制御信号１５から出力回路１６
へ抑制信号２３による解除と、選択回路１３に対してア
クセスタグ情報１０側の出力が選択回路１３より出力さ
れるようにする選択信号２１とを出力する。選択回路１
３より出力されるアクセスタグ情報１８側の出力情報を
タグメモリ回路９の置き換え位置に登録を実施する。

【００２５】一方、主記憶装置２からキャッシュデーダ
メモリ回路１０へのデータの置き換えが完了した時点
で、ＣＰＵ１に対する応答信号２６を出力回路１６と出
力するとともに、キャッシュデータメモリ回路１０に対
しての読み出し信号２９を出力回路１６より出力する。

【００２６】これにより、ＣＰＵ１は、要求のデータを
データバス６を介して、受取ることができる。

【００２７】さて、比較回路１２の結果情報２４が故障
テスト情報１９側の選択回路１３の出力情報と読み出さ
れたアドレス管理タグ情報２８とが一致しなかった場合
には、制御手段１５から故障信号２２が出力され、それ
をＣＰＵ１への伝達手段により通知し、ＣＰＵ１に対し
その処置を任せ、かつ置き換え動作の中止を実施する。

【００２８】以上述べた本発明での故障検出装置では、
上記の故障検出により、タグメモリ回路９のアドレス管
理タグ情報に対し、１又は０の固定故障や１から０又は
０から１への遷移故障を検出することが容易にでき、併
せて比較回路１２での故障も故障検出することが可能で
ある。

【００２９】また、タグメモリ回路９での置き換えの対
象となり、アドレス管理タグ情報を格納する必要のある
部分に対してだけ故障検出のテストを行なうために大変
効率よく実施が出来、そして故障検出に必要とする時間
は、主記憶装置２からキャッシュデータメモリ回路１０
へのデータの置き換え期間と並行して動作するので、特
にテスト時間というのが不必要になる。

【００３０】従ってデータの置き換え期間中に、置き換
えの対象となるアドレス管理タグ情報の位置に対し、書
き込みと読み出しによる故障検出を実施することによ
り、タグメモリ回路９とアドレス比較回路１２との故障
検出がシステムでの動作中に実行することが可能にな
り、このキャッシュメモリシステム自体の信頼性が大き
く向上することが出来る。以上述べた本発明のキャーシ
ュの故障検出装置での動作のフローチャートを図２に示
す。

【００３１】図３は本発明の第２の実施例のブロック図
である。図３の構成は、２つの連想単位を持った場合で
のキャッシュメモリシステムである。

【００３２】図３では、ＣＰＵ１とデコード回路８と２
つのタグメモリ回路９ａ，ｂと、２つのタグメモリ回路
９ａ，ｂに対応した２つのキャシュデータメモリ回路１
０ａ，ｂと、キャシュデータメモリ用デコード回路１１
と、比較回路１２と、アドレスラッチ回路４と、選択回
路１３と、情報発生回路１４と、出力回路１６と、制御
手段１５と、伝達手段２５と、置き換えの順序情報を格
納したＬＲＵメモリ回路２７とから構成されている。

【００３３】本実施例の基本的動作は、第１の実施例と
同じ動作であるが、２つの連想単位を有するので、アド
レス情報によるタグメモリ回路９ａ，ｂの検索及び比較
の結果、不一致が発生したときには、２つの連想単位の
タグメモリ回路９ａ，ｂの内、ＬＲＵメモリ回路２７の
置き換え順序信号３０により示される連想単位のアドレ
ル管理タグ情報の位置が置き換える対象となり、その置
き換えの対象となったアドレス管理タグ情報の位置が、
本発明での故障検出の実施対象となる。そのため、ＬＲ
Ｕメモリ回路２７からの置き換え順序信号３０が、制御
手段１５に入力され、これにより実施対象を選択してい
る。

【００３４】また、本実施例では、情報発生回路１４に
おいて、アクセスタグ情報１８を入力し、それを基にし
た故障テスト情報として利用している。これにより、ア
クセス毎のアドレス情報で故障検出用テスト情報が常に
変化するためダイナミックに故障検出を実施できる。

【００３５】この実施例の場合、２つの連想単位のキャ
ッシュの構成にすることによりタグ情報を格納する自由
度が増加するので、このキャッシュメモリシステムでの
ヒット率がより大きく向上することが可能であるが、一
方、より複雑な構造になるので信頼性が特に問題になる
が、本発明により高い信頼性を得ることが可能である。

【００３６】

【発明の効果】以上説明したように本発明は、キャッシ
ュメモリシステムにおいて、ＣＰＵのアドレス情報によ
りタグメモリ回路の検索及び比較結果、一致したアドレ
ス情報が存在しなかったとき毎に、その置き換えの対象
となるアドレス管理タグ情報の位置に対し、故障テスト
情報による書き込みと読み出しとを実施して、読み出し
た故障テスト情報との比較結果により、キャッシュのタ
グメモリ回路での故障と比較回路の故障とを容易に検出
する。この動作は、通常のキャッシュ動作を切り離して
実施する必要なく、動作中に実行することが出来る。そ
して、置き換えの必要なものだけを故障検出の対象とす
るので大変効率のよい故障検出となり、高い信頼性を容
易に得ることが可能である。また、この故障検出の動作
は、主記憶装置からキャッシュデータメモリ回路へのデ
ータの置き換え動作と並行して動作するので、特に故障
検出するための時間が不必要である。

【００３７】従って、キャッシュメモリシステム構成す
る上での信頼性の向上に大いに寄与することが可能であ
る。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の動作を示すフローチャートである。

【図３】他の実施例のブロック図である。

【図４】従来例を示すブロック図である。

【符号の説明】

１ ＣＰＵ ２ 主記憶装置 ３ 入出力装置 ４ アドレスラッチ回路 ５ アドレスバス ６ データバス ７ システムバス ８ デコード回路 ９ タグメモリ回路 １０ キャッシュデータメモリ回路 １１ キャッシュデータメモリ用デコード回路 １２ アドレス比較回路 １３ 選択回路 １４ 情報発生回路 １５ 制御手段 １６ 出力回路 １７ インデックス情報 １８ アクセスタグ情報 １９ 故障テスト情報 ２０ 制御信号 ２１ 選択信号 ２２ 故障信号 ２３ 抑制信号 ２４ 結果信号 ２５ 伝達手段 ２６ 応答信号 ２７ ＬＲＵメモリ回路 ２８ アドレス管理タグ情報 ２９ キャッシュデータメモリ回路への読み出し信号 ３０ 置き換え順序信号 ３１ 書き込み制御信号 ３２ 読み出し制御信号 ３３ 診断情報発生回路 ３４ 自己診断用比較回路 ３５ フラグ回路 ３６ 診断制御回路 ３７ インデックスアウンター回路 ３８ 自己診断装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 任意の情報を入力し故障テスト情報を出
   力する情報発生回路と、ＣＰＵのアドレス情報の上位ビ
   ットの情報と前記情報発生回路からの故障テスト情報と
   を入力する選択回路と、前記選択回路からの出力情報を
   アドレス管理タグ情報として格納する手段と、格納した
   アドレス管理タグ情報を取り出す手段とを有するタグメ
   モリ回路と、前記選択回路の出力情報と前記タグメモリ
   回路から取り出されるアドレス管理タグ情報とを入力す
   る比較回路と、前記比較回路の結果情報を入力しＣＰＵ
   への応答信号を伝達する出力回路と、キャッシングメモ
   リでのミスヒットにより主記憶装置からキャッシュデー
   タメモリ回路へデータの置き換え発生時に前記比較回路
   からの結果情報を入力としタグメモリ回路への書き込み
   制御信号と前記タグメモリ回路への読み出し制御信号と
   前記選択回路への選択信号と情報発生回路への制御信号
   と前記出力回路への抑制信号と前記ＣＰＵへの故障信号
   とを出力する制御手段と、故障信号を前記ＣＰＵへ伝達
   する手段とから構成されることを特徴とするキャッシュ
   メモリの故障検出装置。
2. 【請求項２】 前記制御手段としてキャッシュメモリで
   のミスヒットの発生時に前記比較回路の結果情報により
   起動しミスヒット期間中に前記出力回路に対てし前記Ｃ
   ＰＵへの応答信号の出力を抑制する抑制信号を生成する
   手段と、前記情報発生回路の入力情報を正転又は反転し
   て故障テスト情報を作成する制御信号を生成する手段
   と、前記情報発生回路の故障テスト情報を前記選択回路
   の出力情報として選択させる選択信号を生成する手段
   と、前記選択回路の出力信号の出力情報をアドレス管理
   タグ情報として前記タグメモリ回路に格納させる書き込
   み制御信号を生成する手段と、前記タグメモリ回路に格
   納された前記アドレル管理タグ情報を前記比較回路に出
   力させる読み出し信号制御信号を生成する手段と、前読
   み出し信号がアクティブである期間の比較回路の結果情
   報により前記ＣＰＵへの故障信号を生成する手段とを有
   することを特徴とする請求項１記載のキャッシュメモリ
   の故障検出装置。