JP3116827B2 - キャッシュメモリ制御装置 - Google Patents

キャッシュメモリ制御装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
制御装置に関する。
【０００２】
【従来の技術】キャッシュメモリはメインメモリの内容
の一部を一時的に保持格納するものであり、一つ以上の
データワードの多くのブロックから構成されている。各
ブロックには、それがメインメモリのどのブロックのコ
ピーであるかを一意に識別するアドレスタグが関連付け
られている。データ処理装置がメモリ参照を行うごと
に、キャッシュはアドレスタグの比較を行って要求され
たデータのコピーがあるかを調べる。コピーがあればそ
のデータを供給する。コピーがなければ、メインメモリ
から対応するブロックを検索して、キャッシュメモリに
格納されているブロックの一つを置き換えてから、該当
するデータをデータ処理装置に供給する。
【０００３】近来、キャッシュメモリの大容量化に伴
い、メモリセル等の故障が無視できなくなってきてい
る。そのため従来この種のキャッシュメモリは特開昭５
９−２０７０８０号公報に示されるようにパリティビッ
トやＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒ
ｒｅｃｔ）コード等の冗長ビットを付加することによ
り、メモリセルの故障に対処している。
【０００４】図５に示すように、従来のこの種のキャッ
シュメモリ制御装置２１はタグメモリ１７、データメモ
リ１０、比較器２０、検出器１８、無効化処理部１９を
備えている。
【０００５】データ処理装置１から送られてくるアドレ
ス情報１０１とパリティビット１２４はキャッシュメモ
リ１７内のアドレスレジスタ２にセットされる。タグメ
モリ１７から読みだされたタグアドレス情報１０６とア
ドレスレジスタ２にセットされたアドレス情報１０２
は、比較器２０に入力される。比較器２０ではアドレス
レジスタ２から送出されるアドレス情報１０２とタグメ
モリ１７から送出されるタグアドレス情報１０６との比
較を行う。比較結果が一致する場合一致信号１２１を比
較器２０において発生する。この一致信号２０をブロッ
クアクセス制御部８により判断し、比較器２０によりア
ドレス一致が検出されないキャッシュミスの場合アドレ
ス情報１１３をメインメモリ１１に送出する。そこで、
ブロックリードが起動され、タグメモリ１７へのアドレ
スデータ格納とメインメモリ１１からのデータのデータ
メモリ１０への格納が行われる。また、比較器２０によ
ってアドレス一致が検出されたキャッシュヒット状態で
は、検出器１８によりタグメモリ１７から送出されるパ
リティビット情報１０７とアドレスレジスタ２から送出
されるパリティビット１２５とが比較される。もし、パ
リティビット情報１０７とパリティビット１２５が一致
したならばキャッシュヒットとなり、データメモリ１０
をアクセスする。もし、パリティビット情報１０７とパ
リティビット１２５が一致しない場合、タグメモリ１７
内に不正データがあることを示している。この場合ブロ
ックアクセス制御装置８は通常のキャッシュミスと同様
の処理を行う。さらに無効化処理部１９は不正データの
存在するタグメモリ１７内の該当ブロックのバリッドビ
ットをセットし無効化する。これにより不正データの原
因が回復性故障で再度この該当ブロックをアクセスした
時、故障が回復していた場合、該当ブロックのバリット
ビットをチェックすることによりキャッシュミスを発生
させ、整合を保つことができる。
【０００６】
【発明が解決しようとする課題】近年、キャッシュメモ
リのラインサイズを変更可能な機能を有しているデータ
処理装置が出現してきている。これは、環境に適したラ
インサイズに設定することにより、システムの効率を高
めようというものである。例としてキャッシュメモリの
データ長を１２８ビット、ラインサイズを４ワード、８
ワードに設定可能な時を考える。まずラインサイズが４
ワードの場合はキャッシュメモリの構成は図６のように
なる。この時タグメモリへのアドレス信号はデータメモ
リと全く同様に接続すればよい。次にラインサイズが８
ワードの場合、キャッシュメモリの構成は図７のように
なる。タグメモリ内のタグ１はデータメモリ内のデータ
１、データ２の双方に対して有効である。ここでライン
サイズが４ワードの場合にタグ２としてアドレス情報を
保持格納していた領域は未使用となる。タグ４について
も同様である。このように従来のこの種のキャッシュメ
モリはラインサイズの変更に伴いタグメモリ内に未使用
領域が存在するという欠点がある。
【０００７】したがって、本発明の目的は、ラインサイ
ズの変更に対処してタグメモリ内の未使用領域を有効活
用したキャッシュメモリ制御装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明によるキャッシュ
メモリ制御装置は、第１のラインサイズのデータを格納
するデータエントリを複数有するデータメモリと、前記
データメモリが有するデータエントリの数と同じ数のタ
グエントリを有し、前記データエントリと前記タグエン
トリが１対１に対応している、タグメモリとを備え、ラ
インサイズが前記第１のラインサイズである場合には、
前記データエントリに格納されているデータのアドレス
情報は、該データエントリに対応する前記タグエントリ
に格納されており、ラインサイズが前記第１のラインサ
イズの２倍である場合には、１つのラインを構成する２
つの前記データエントリに格納されているデータのアド
レス情報は、該２つの前記データエントリに対応する２
つの前記タグエントリの少なくとも１つに格納されてい
る、ラインサイズを変更可能なキャッシュメモリ制御装
置であって、前記タグエントリに不正なアドレス情報が
格納されていたか否かを示すビットを前記タグメモリが
有する前記タグエントリの数と同じ数だけ有し、前記タ
グエントリと前記ビットが１対１に対応している、フラ
グレジスタと、前記タグエントリから読み出したアドレ
ス情報に不正があることが検出された場合に、該タグエ
ントリに対応する前記ビットを該タグエントリに不正な
アドレス情報が格納されていたことを示すようにセット
する無効化処理部と、ラインサイズが前記第１のライン
サイズの２倍である場合に用いられるデコーダであっ
て、アクセス要求対象のアドレスと、該アドレスにより
アクセスされるラインに対応する２つの前記タグエント
リに対応する２つの前記ビットとを入力とし、該２つの
前記ビットのうち、一方のビットが該一方のビットに対
応する前記タグエントリに不正なアドレス情報が格納さ
れていたことを示し、他方のビットが該他方のビットに
対応する前記タグエントリに不正なアドレス情報が格納
されていたことを示さない場合には、前記他方のビット
に対応する前記タグエントリをアクセスするように前記
タグメモリへのアドレス信号を生成するデコーダとを備
えることを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
【００１０】図１は本発明の一実施例を示すキャッシュ
メモリ制御装置の構成図である。図１に示されるよう
に、本実施例はキャッシュメモリ制御装置１２の内部に
タグメモリ４とデータメモリ１０とアドレスレジスタ２
とフラグレジスタ３とデコーダ５と比較器６と検出器７
と無効化処理部９とブロックアクセス制御部８とを有し
ている。アドレスレジスタ２はデータ処理装置１からの
キャッシュアクセス時のアドレス１０１を保持する。フ
ラグレジスタ３はタグメモリ４の各ブロックに対応した
ビットより成り、アドレスレジスタ２から送出されるア
ドレス情報１０２と無効化処理部９から送出されるフラ
グセット信号１１１により該当するビットがセットされ
る。デコーダ５はアドレスレジスタ２から送出されるア
ドレス情報１０２とフラグレジスタ３から送出されるマ
スク信号１０４をデコードしタグメモリへのアドレス信
号１０５を生成する。比較器６はアドレスレジスタ２か
ら送出されるアドレス情報１０２とタグメモリから送出
されるタグアドレス情報１０６とを比較し、一致したか
否かを一致信号１０８によって検出器７とブロックアク
セス制御部８とデータメモリ１０に通知する。検出器７
は比較器６での比較結果が一致した場合タグメモリ４か
ら送出されるタグアドレス情報１０６のパリティビット
を生成し、タグメモリ４から送出されるタグパリティビ
ット１０７と比較する。無効化処理部９は検出器７から
送出される不正データ信号１０９によりフラグレジスタ
３の該当ビットをセットする。ここで、キャッシュメモ
リのラインサイズが４ワードと８ワードの２種類に設定
可能で、データメモリのバス幅が４ワードの場合を考え
る。ラインサイズが４ワードの時は、図６に示すように
タグメモリおよびデータメモリが１対１に対応している
ため、タグメモリには未使用領域は存在しない。またラ
インサイズが８ワードの時は、タグメモリ内のタグ１は
データメモリ内のデータ１、データ２の双方に対して有
効である。ここでラインサイズが４ワードの場合にタグ
２としてアドレス情報を保持格納していた領域は未使用
となる。タグ４についても同様である。
【００１１】次にラインサイズが８ワードの場合の動作
を説明する。図２は本実施例のキャッシュメモリ制御装
置１２の詳細図である。キャッシュアクセスが発生する
とデータ処理装置１からのアドレス情報１０１がアドレ
スレジスタ２に格納される。いまフラグレジスタ３の各
ビットはクリアされているものとする。アドレスレジス
タ２から送出されるアドレス情報１０２がタグメモリ４
のタグ３及びタグ４の位置を示している場合、フラグレ
ジスタ３からはｆ３及びｆ４の値がフラグ信号１２１，
１２２によりデコーダ５に送出される。ここでｆ３及び
ｆ４はクリア状態であるためＡＮＤ素子５１の出力１２
３はロウレベルとなる。これがタグメモリ４へのアドレ
ス信号１０５の最下位ビットとなる。アドレス信号１０
５の上位はアドレスレジスタ２から送出されるアドレス
情報１０２を使用する。このようにフラグレジスタ３が
クリアされている、すなわちタグメモリ４の内容に不正
データが存在しないときはタグメモリ４のタグｎ＊２＋
１（ｎは整数）を指定するようにアドレス信号１０５が
処理される。比較器６にはアドレスレジスタ２から送出
されるアドレス情報１０２とタグメモリ４からタグアド
レス１０６を介してタグ３が入力され比較される。もし
比較結果が不一致ならば一致信号１０８はロウレベルと
なる。このとき無効化処理部から送出されるキャッシュ
ヒット信号１１０とフラグセット信号１１１はともにロ
ウレベルとなり、キャッシュアクセスがミスヒットと判
断され、ブロックアクセス制御部によりメインメモリへ
のアクセス動作に移る。またこのときフラグレジスタ３
はセットされない。もし比較結果が一致したならば一致
信号１０８はハイレベルとなる。さらに検出器７におい
てパリティ生成回路７１によりタグアドレス情報１０６
のパリティ１２２が生成され、タグメモリ４から送出さ
れるタグパリティ信号１０７と比較される。もし比較結
果が一致したならば、無効化処理部から送出されるキャ
ッシュヒット信号１１０がハイレベル、フラグセット信
号１１１がロウレベルとなる。すなわちタグメモリ４の
内容に不正データは存在しないと判断され、キャッシュ
R>ヒットとして動作を継続する。次にもし検出器７の比
較結果が不一致ならば無効化処理部から送出されるキャ
ッシュヒット信号１１０がロウレベル、フラグセット信
号１１１がハイレベルとなる。このときキャッシュミス
ヒットとなりメインメモリへのアクセス動作へと移り、
さらにタグメモリ４内に不正データが存在することを現
している。フラグセット信号１１１がハイレベルの時、
アドレス情報２とＡＮＤ素子５１の出力１２３とで指定
されるフラグレジスタ３の該当ビットｆ３が１にセット
される。
【００１２】次に、再びタグメモリ４内のタグ３及びタ
グ４へのキャッシュアクセスが発生したとする。アドレ
スレジスタ２から送出されるアドレス情報１０２により
フラグレジスタ３から送出されるマスク信号１２１，１
２２はそれぞれハイレベルとロウレベルになる。デコー
ダ５ではマスク信号１２１とマスク信号１２２からタグ
メモリ４へのアドレスの最下位ビット１２３を生成し、
ハイレベルとなる。つまりメモリセル等の不具合により
不正データが存在すると前回判断されたタグ３ではなく
未使用領域であったタグ４へのアドレス指定を行うこと
になる。もちろんこの場合、比較器６での比較結果は一
致しないことは周知であり、ミスヒット動作へと移行す
る。
【００１３】上述したように本実施例のキャッシュメモ
リ制御装置はタグメモリ内に不具合が存在し、本来キャ
ッシュヒットすべきでないのにキャッシュヒットしたと
き、故障が存在する領域と未使用領域との入れ替えが可
能となる。
【００１４】次に、本発明の他の実施例について図面を
参照して説明する。
【００１５】図３は本発明の他の実施例を示すキャッシ
ュメモリ制御装置の構成図である。図３に示されるよう
に、本実施例はキャッシュメモリ制御装置１３の内部に
タグメモリ４とデータメモリ１０とアドレスレジスタ２
とフラグレジスタ３とデコーダ５とアドレス加算器１４
と比較器６と検出器１５と無効化処理部１６とブロック
アクセス制御部８とを有している。第１の実施例との相
違点はアドレス加算器１４と検出器１５と無効化処理部
１６である。アドレス加算器１４はブロックリード時に
タグメモリ４へのアドレス制御をする。検出器１５は比
較器６での比較結果が一致した場合タグメモリ４から送
出されるタグアドレス情報１０６のパリティビットを生
成し、タグメモリ４から送出されるタグパリティビット
１０７と比較する。またタグメモリ４から送出されるタ
グアドレス情報１０６とアドレス加算器１１６の出力に
応じて送出されるその他のタグアドレス情報１２０とを
比較する。無効化処理部１６は検出器１５から送出され
る不正データ信号１０９によりフラグレジスタ３の該当
ビットをセットする。
【００１６】ここで、第１の実施例と同様キャッシュメ
モリのラインサイズが４ワードと８ワードの２種類に設
定可能で、データメモリのバス幅が４ワードの場合を考
える。ラインサイズが４ワードの時は、図６に示すよう
にタグメモリおよびデータメモリが１対１に対応してい
るため、タグメモリには未使用領域は存在しない。また
ラインサイズが８ワードの時は、タグメモリ内のタグ１
はデータメモリ内のデータ１、データ２の双方に対して
有効である。ここでラインサイズが４ワードの場合にタ
グ２としてアドレス情報を保持格納していた領域は未使
用となる。タグ４についても同様である。
【００１７】次にラインサイズが８ワードの場合の動作
を説明する。図４は本実施例のキャッシュメモリ制御装
置１３の詳細図である。キャッシュアクセスが発生する
とデータ処理装置１からのアドレス情報１０１がアドレ
スレジスタ２に格納される。いまフラグレジスタ３の各
ビットはクリアされているものとする。アドレスレジス
タ２から送出されるアドレス情報１０２がタグメモリ４
のタグ３及びタグ４の位置を示している場合、フラグレ
ジスタ３からはｆ３及びｆ４の値がフラグ信号１２１，
１２２によりデコーダ５に送出される。ここでｆ３及び
ｆ４はクリア状態であるためＡＮＤ素子５１の出力１２
３はロウレベルとなる。アドレス加算器１４はクロック
に同期して入力信号を反転させる。これがタグメモリ４
への最下位アドレス信号１１６となる。アドレス信号１
０５の上位はアドレスレジスタ２から送出されるアドレ
ス情報１０２を使用する。このようにフラグレジスタ３
がクリアされている、すなわちタグメモリ４の内容に不
正データが存在しないときはタグメモリ４のタグｎ＊２
＋１（ｎは整数）を指定するようにアドレス信号１０５
が処理される。比較器６にはアドレスレジスタ２から送
出されるアドレス情報１０２とタグメモリ４からタグア
ドレス１０６を介してタグ３が入力され比較される。も
し比較結果が不一致ならば一致信号１０８はロウレベル
となる。このとき無効化処理部から送出されるキャッシ
ュヒット信号１１０とフラグセット信号１１１はともに
ロウレベルとなり、キャッシュアクセスがミスヒットと
判断され、ブロックアクセス制御部によりメインメモリ
へのアクセス動作に移る。またこのときフラグレジスタ
３はセットされない。ここでブロックリード時、メイン
メモリからのデータをタグ情報とともにデータメモリ１
０、タグメモリ４に格納するわけであるが、タグメモリ
４へのアドレスをアドレス加算器で制御することによ
り、従来未使用領域であったタグ４にタグ３と同一デー
タを格納する。もし比較結果が一致したならば一致信号
１０８はハイレベルとなる。さらに検出器１５において
パリティ生成回路７１によりタグアドレス情報１０６の
パリティ１２２が生成され、タグメモリ４から送出され
るタグパリティ信号１０７と比較器７２で比較される。
さらに、アドレス加算器１４によりタグメモリ４へのア
ドレスが加算されタグ４がタグメモリ４より送出され
る。このタグアドレス情報１２０とタグアドレス情報１
０６とが比較器７３で比較される。比較器７３での比較
結果が一致かつ比較器７２での比較結果が一致していた
ならば無効化処理部１６への入力信号１１７，１１８は
ともにハイレベルとなり、キャッシュヒット信号１１０
がハイレベル、フラグセット信号１１１がロウレベルと
なる。この場合、タグ３は不正データでないことにな
り、キャッシュヒットとしてデータメモリ１０をアクセ
スする。もし比較器７３の比較結果が一致しない場合は
比較信号１１８がロウレベルとなり無効化処理部１１１
から送出されるキャッシュヒット信号１１０はロウレベ
ルとなる。すなわちキャッシュミスとなる。この時、比
較器７２での比較結果が一致していれば、無効化処理部
１６はフラグセット信号１１１をロウレベルにしタグメ
モリ４内のタグ３には不正データが存在しないことを、
比較結果が一致していなければ、無効化処理部１６はフ
ラグセット信号１１１をハイレベルにしタグメモリ４内
のタグ３に不正データが存在していることを示す。フラ
グセット信号１１１がハイレベルの時、アドレス情報２
とＡＮＤ素子５１の出力１２３とで指定されるフラグレ
ジスタ３の該当ビットｆ３が１にセットされる。
【００１８】次に、再びタグメモリ４内のタグ３及びタ
グ４へのキャッシュアクセスが発生したとする。アドレ
スレジスタ２から送出されるアドレス情報１０２により
フラグレジスタ３から送出されるマスク信号１２１，１
２２はそれぞれハイレベルとロウレベルになる。デコー
ダ５ではマスク信号１２１とマスク信号１２２からタグ
メモリ４へのアドレスの最下位ビット１２３を生成し、
ハイレベルとなる。つまりメモリセル等の不具合により
不正データが存在すると前回判断されたタグ３ではなく
未使用領域であったタグ４へのアドレス指定を行うこと
になる。この場合、タグメモリ４内のタグ４にはすでに
タグアドレス情報が格納されているので前述の一連の動
作によりキャッシュヒット、ミスの判定を行う。以後の
動作は前述したとおりである。
【００１９】上述したように本実施例のキャッシュメモ
リ制御装置はタグメモリ内に不具合が存在したとき、故
障の存在する領域と未使用領域との入れ替えが可能とな
る。またタグメモリ内のメモリセルの故障により本来キ
ャッシュヒットすべきでないのにキャッシュヒットした
場合のみでなく、本来キャッシュヒットすべきであるの
にキャッシュヒットしない場合においても、キャッシュ
メモリの整合性を保ちつつ動作の継続が可能となる。
【００２０】
【発明の効果】以上説明したように本発明のキャッシュ
メモリ制御装置はキャッシュメモリのラインサイズの変
更の際に生じるタグメモリの未使用領域の有効利用及び
信頼性の向上が図れる。
【図面の簡単な説明】
【図１】本発明の一実施例のキャッシュメモリ制御装置
の構成図
【図２】本発明の一実施例のキャッシュメモリ制御装置
の詳細図
【図３】本発明のその他の実施例のキャッシュメモリ制
御装置の構成図
【図４】本発明のその他の実施例のキャッシュメモリ制
御装置の詳細図
【図５】従来のキャッシュメモリ制御装置の構成図
【図６】キャッシュメモリ構成図（ラインサイズ４ワー
ド）
【図７】キャッシュメモリ構成図（ラインサイズ８ワー
ド）
【符号の説明】
１ データ処理装置 ２ アドレスレジスタ ３ フラグレジスタ ４ タグメモリ ５ デコーダ ６，７２，７３ 比較器 ７，１５ 検出器 ８ ブロックアクセス制御部 ９，１６ 無効化処理部 １０ データメモリ １１ メインメモリ １２，１３，２１ キャッシュメモリ制御装置 １４ アドレス加算器 ５１，９１，９２，９３，９４ ＡＮＤ素子 ７１ パリティ生成器 １０１〜１２５ 信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のラインサイズのデータを格納する
    データエントリを複数有するデータメモリと、 前記データメモリが有するデータエントリの数と同じ数
    のタグエントリを有し、前記データエントリと前記タグ
    エントリが１対１に対応している、タグメモリとを備
    え、 ラインサイズが前記第１のラインサイズである場合に
    は、前記データエントリに格納されているデータのアド
    レス情報は、該データエントリに対応する前記タグエン
    トリに格納されており、 ラインサイズが前記第１のラインサイズの２倍である場
    合には、１つのラインを構成する２つの前記データエン
    トリに格納されているデータのアドレス情報は、該２つ
    の前記データエントリに対応する２つの前記タグエント
    リの少なくとも１つに格納されている、 ラインサイズを変更可能なキャッシュメモリ制御装置で
    あって、 前記タグエントリに不正なアドレス情報が格納されてい
    たか否かを示すビットを前記タグメモリが有する前記タ
    グエントリの数と同じ数だけ有し、前記タグエントリと
    前記ビットが１対１に対応している、フラグレジスタ
    と、 前記タグエントリから読み出したアドレス情報に不正が
    あることが検出された場合に、該タグエントリに対応す
    る前記ビットを該タグエントリに不正なアドレス情報が
    格納されていたことを示すようにセットする無効化処理
    部と、 ラインサイズが前記第１のラインサイズの２倍である場
    合に用いられるデコーダであって、アクセス要求対象の
    アドレスと、該アドレスによりアクセスされるラインに
    対応する２つの前記タグエントリに対応する２つの前記
    ビットとを入力とし、該２つの前記ビットのうち、一方
    のビットが該一方のビットに対応する前記タグエントリ
    に不正なアドレス情報が格納されていたことを示し、他
    方のビットが該他方のビットに対応する前記タグエント
    リに不正なアドレス情報が格納されていたことを示さな
    い場合には、前記他方のビットに対応する前記タグエン
    トリをアクセスするように前記タグメモリへのアドレス
    信号を生成するデコーダ とを備えることを特徴とするキ
    ャッシュメモリ制御装置。
JP08185932A 1996-07-16 1996-07-16 キャッシュメモリ制御装置 Expired - Fee Related JP3116827B2 (ja)

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