JPH09204363A - データメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、冗長情報メモリを１個とすると共
に、各書込時冗長情報毎に有効性判定情報を付加し、部
分書込された後のデータ異常検出を停止させて信頼性を
維持しつつ、量産によるコスト低減を図る。 【解決手段】 有効性判定手段(12)が、少なくとも１つ
のデータメモリ素子(42a,42b）にデータ情報が書込まれ
るとき、新たに書込まれるデータ情報に関して更新され
る書込時冗長情報の「有効」を示す有効性判定情報を作
成し、他の未更新となる書込時冗長情報の「無効」を示
す有効性判定情報を作成し、有効性判定情報メモリ(52)
には有効性判定手段により作成された複数の有効性判定
情報が書込まれ、異常検出停止手段(34a,34b）がデータ
異常検出手段(3N)における比較のとき、有効性判定メモ
リ内の有効性判定情報にて「無効」とされる書込時冗長
情報による比較結果に対し、異常検出信号の生成を停止
させるデータメモリ装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パリティ情報など
の冗長情報をデータ情報に付加することにより、データ
の異常検出を可能なデータメモリ装置に関する。

【０００２】

【従来の技術】従来、情報を記憶する装置としては、高
信頼性が要求されるため、冗長装置の付加されたデータ
メモリ装置が広く用いられている。図２はこの種のデー
タメモリ装置の構成を模式的に示すブロック図である。
このデータメモリ装置は、プロセッサ１、第１及び第２
のパリティ生成器２１ａ，２１ｂを有するデータ変換器
２、第１及び第２のパリティ生成器３１ａ，３１ｂ，と
第１及び第２の論理比較器３２ａ，３２ｂとＯＲ回路３
３とを有するデータ異常検出器３、第１及び第２のＡＮ
Ｄ回路（論理積発生器）４１ａ，４１ｂと第１及び第２
のデータメモリ素子４２ａ，４２ｂとを有するデータ情
報メモリ４、第１及び第２の冗長情報メモリ素子５１
ａ，５１ｂを有する冗長情報メモリ５が互いにアドレス
バス６、データ属性信号線７、書込／読出制御信号線
８、データバス９ａ，９ｂ又は冗長情報信号線１０ａ，
１０ｂを介して接続された構成となっている。

【０００３】また、添字のａは第１の情報系を示し、添
字のｂは第２の情報系を示し、両情報系は互いに並列に
構成されている。ここで、第１及び第２のパリティ生成
器２１ａ，２１ｂ，３１ａ，３１ｂは、入力されるデー
タ情報を、適当な規則性又は関数により冗長情報に変換
するものである。なお、第１及び第２のパリティ生成器
２１ａ，２１ｂ，３１ａ，３１ｂは、機器のコストや複
雑度の上昇を抑制する観点からデータ情報の情報量をこ
の変換時に縮小する構成としてもよく、例えば８ビット
のデータ情報から１ビットの冗長情報を作成してもよ
い。

【０００４】冗長情報メモリ５は、冗長情報を記憶する
ものであり、第１及び第２のデータメモリ素子４２ａ、
４２ｂ内の各ワードと第１及び第２の冗長情報メモリ素
子５１ａ，５１ｂの各ワードとの対応関係により、デー
タ容量が決められている。

【０００５】データ異常検出器３は、データ情報と冗長
情報との対応関係が、パリティ生成器２１ａ，２１ｂ，
３１ａ，３１ｂにて採用している規則性又は関数に一致
するか否かを判定し、両者の不一致のときにデータ異常
を検出するものである。例えば、データ異常検出器３
は、データ情報メモリ４から読出したデータ情報を入力
として生成した読出時冗長情報と冗長情報メモリ５に書
込まれている書込時冗長情報との一致／不一致を判定す
ることにより、データ異常を検出可能となっている。

【０００６】次に、このようなデータメモリ装置の動作
を説明する。 （データ情報とその冗長情報との書込）いま、プロセッ
サ１は、第１のデータ情報をデータバス９ａに与え、第
２のデータ情報をデータバス９ｂに与える。

【０００７】また、プロセッサ１は、第１並びに第２の
データメモリ素子４２ａ，４２ｂ及び第１並びに第２の
冗長情報メモリ素子５１ａ，５１ｂを示すアドレス信号
をアドレスバス６に送出する。さらに、プロセッサ１
は、書込許可信号をデータメモリ素子用の書込／読出制
御信号線９を介して第１及び第２のＡＮＤ回路４１ａ，
４１ｂに与えると共に、データバス９ａを有効とするデ
ータバスａ許可信号をデータ属性信号線７ａを介して第
１のＡＮＤ回路４１ａに与え、且つデータバス９ｂを有
効とするデータバスｂ許可信号をデータ属性信号線７ｂ
を介して第２のＡＮＤ回路４１ｂに与える。

【０００８】第１のＡＮＤ回路４１ａは、書込許可信号
及びデータバスａ許可信号を受け、書込許可信号を第１
のデータメモリ素子４２ａに与える。同様に、第２のＡ
ＮＤ回路４１ｂは、書込許可信号及びデータバスｂ許可
信号を受け、書込許可信号を第２のデータメモリ素子４
２ｂに与える。

【０００９】これにより、第１のデータメモリ素子４２
ａには、アドレス信号及び書込許可信号に基づいて、デ
ータバス９ａ上の第１のデータ情報が書込まれる。同様
に、第２のデータメモリ素子４２ｂには、アドレス信号
及び書込許可信号に基づいて、データバス９ｂ上の第２
のデータ情報が書込まれる。

【００１０】一方、これと並行して、第１のデータ情報
はデータバス９ａからデータ変換器２内の第１のパリテ
ィ生成器２１ａに取込まれて第１の書込時冗長情報に変
換され、この第１の書込時冗長情報は第１のパリティ生
成器２１ａから冗長情報信号線１０ａに送出される。同
様に、第２のデータ情報はデータバス９ｂからデータ変
換器２内の第２のパリティ生成器２１ｂに取込まれて第
２の書込時冗長情報に変換され、この第２の書込時冗長
情報は第２のパリティ生成器２１ｂから冗長情報信号線
１０ｂに送出される。

【００１１】ここで、プロセッサ１は、書込許可信号を
冗長情報メモリ素子用の書込／読出制御信号線９を介し
て第１及び第２の冗長情報メモリ素子５に与える。これ
により、第１の冗長情報メモリ素子５１ａには、アドレ
ス信号及び書込許可信号に基づいて、冗長情報信号線１
０ａ上の第１の書込時冗長情報が書込まれる。同様に、
第２の冗長情報メモリ素子５１ｂには、アドレス信号及
び書込許可信号に基づいて、冗長情報信号線１０ｂ上の
第２の書込時冗長情報が書込まれる。 （データ情報の読出及び異常検出）プロセッサ１は、第
１並びに第２のデータメモリ素子４２ａ，４２ｂ及び第
１並びに第２の冗長情報メモリ素子５１ａ，５１ｂを示
すアドレス信号をアドレスバス６に送出する。また、プ
ロセッサ１は、読出許可信号をデータメモリ素子用の書
込／読出制御信号線９を介して第１及び第２のデータメ
モリ素子４２ａ，４２ｂに与えると共に、読出許可信号
を冗長情報メモリ素子用の書込／読出制御信号線９を介
して第１及び第２の冗長情報メモリ素子５１ａ，５１ｂ
に与える第１のデータメモリ素子４２ａでは、アドレス
信号及び読出許可信号に基づいて、第１のデータ情報が
データバス９ａに読出される。同様に、第２のデータメ
モリ素子４２ｂでは、アドレス信号及び読出許可信号に
基づいて、第２のデータ情報が第２のデータバス９ｂに
読出される。

【００１２】第１のデータ情報はデータバス９ａからデ
ータ異常検出器３内の第１のパリティ生成器３１ａに取
込まれて第１の読出時冗長情報に変換され、この第１の
読出時冗長情報は第１のパリティ生成器３１ａから第１
の論理比較器３２ａに与えられる。同様に、第２のデー
タ情報はデータバス９ｂからデータ異常検出器３内の第
２のパリティ生成器３１ｂに取込まれて第２の読出時冗
長情報に変換され、この第２の読出時冗長情報は第２の
パリティ生成器３１ｂから第２の論理比較器３２ｂに与
えられる。

【００１３】一方、これと並行して、第１の冗長情報メ
モリ素子５１ａでは、アドレス信号及び読出許可信号に
基づいて、第１の書込時冗長情報が読出されて冗長情報
信号線１０ａを介してデータ異常検出器３内の第１の論
理比較器３２ａに与えられる。

【００１４】同様に、第２の冗長情報メモリ素子５１ｂ
では、アドレス信号及び読出許可信号に基づいて、第２
の書込時冗長情報が読出されて冗長情報信号線１０ｂを
介してデータ異常検出器３内の第２の論理比較器３２ｂ
に与えられる。

【００１５】第１の論理比較器３２ａは、第１の書込時
冗長情報と第１の読出時冗長情報とを比較し、両者が不
一致のとき、第１のパリティ不一致信号をＯＲ回路３３
に与える。同様に、第２の論理比較器３２ｂは、第２の
書込時冗長情報と第２の読出時冗長情報とを比較し、両
者が不一致のとき、第２のパリティ不一致信号をＯＲ回
路３３に与える。

【００１６】ＯＲ回路３３は、第１又は第２のパリティ
不一致信号の少なくとも一方を受けると、異常検出信号
をプロセッサ１に送出する。プロセッサ１は、異常検出
信号を受けると、所定の異常対策処理を実行する。

【００１７】これにより、データ情報メモリ４に書込ま
れたデータ情報が読出時に破壊されているか否かを検出
でき、破壊されたデータ情報を計算や処理に用いないこ
とにより、高信頼性を実現することができる。

【００１８】

【発明が解決しようとする課題】しかしながら以上のよ
うなデータメモリ装置では、第１及び第２の冗長情報メ
モリ素子５１ａ，５１ｂを有するため、コストを上昇さ
せてしまう問題がある。詳述すると、一般的に冗長の度
合を増やせば、きめ細かな情報処理により信頼度を向上
し得ると考えられるが、反面、冗長部分のコスト比率が
上昇する問題がある。このため、冗長の度合は、要求さ
れる信頼度とコストの制限との兼ね合いから決定され
る。

【００１９】ところで、コスト上昇を抑制するために
は、冗長情報用のメモリ素子の選択が重要となってい
る。ビット単価を下げるには、８ビット幅のメモリ素子
が最も有利である。しかし、単にパリティチェックを行
なう程度の信頼度であれば、冗長情報用に１ビット幅で
データ情報用に比べて１／８の小容量のメモリ素子を使
うか、パリティビットを含む９ビット幅のメモリ素子を
データ情報用のメモリ素子として使う方法がある。

【００２０】但し、単に小容量のメモリ素子を選択して
もビット単価が高いため、必ずしも全体のコストは下が
らない。一方、８ビットのデータ情報と１ビットの冗長
情報とを同一メモリ素子中に書込もうとしても９ビット
という特殊なビット幅を要するため、量産効果が出ずに
ビット単価の高いものとなる。

【００２１】また、８ビット幅のメモリ素子をデータ情
報の記憶用と冗長情報の記憶用とに夫々使用すると、ビ
ット単価的には最も低廉なものとなるものの、データ情
報のビット幅が冗長情報のビット幅よりも広いため、単
純に使うと冗長情報のメモリ素子に無駄なビットが発生
する問題がある。

【００２２】まとめると、上述したデータメモリ装置で
は、要求される信頼度に比べて高いコストをもつ問題が
ある。一方、技術的には、異常の検出機構が故障した場
合、この故障を検出できずに、正常なデータ情報を異常
と判定する問題がある。例えば、書込時冗長情報を生成
するのは、データ変換器２内のパリティ生成器２１ａ、
２１ｂであり、読出時冗長情報を生成するのは、データ
異常検出器３内のパリティ生成器３１ａ，３１ｂであっ
て、このデータメモリ装置は両パリティ生成器２１ａと
３１ａ、２１ｂと３１ｂが同一に動作することを前提と
して、書込時冗長情報と読出時冗長情報との一致／不一
致からデータ異常を検出している。

【００２３】このため、いずれかのパリティ生成器が故
障すると、書込時冗長情報と読出時冗長情報とが不一致
となるが、この不一致はデータ異常を示す異常検出信号
としてプロセッサ１に送出され、プロセッサ１に異常対
策処理を実行させてしまう。

【００２４】すなわち、異常の検出機構が故障した場
合、正常なデータ情報を異常と判定して異常対策処理を
実行するため、信頼性を低下させる問題がある。本発明
は上記実情を考慮してなされたもので、冗長情報メモリ
を１個とすると共に、各書込時冗長情報毎に有効性判定
情報を付加し、部分書込された後のデータ異常検出を停
止させて信頼性を維持しつつ、量産によるコスト低減を
図り得るデータメモリ装置に関する。

【００２５】また、本発明の第２の目的は、異常検出機
構自体を検査可能な構成を付加したことにより、信頼性
を向上し得ることにある。さらに、本発明の第３の目的
は、定期的に全体読出／全体書込を実行して全ての有効
性判定情報を有効にすることにより、データ異常検出の
停止時間を最小限にし、信頼性の低下を抑制することに
ある。

【００２６】

【課題を解決するための手段】請求項１に対応する発明
は、複数のデータ情報が個別に書込まれる複数のデータ
メモリ素子と、前記各データメモリ素子に書込まれる各
データ情報を変換規則に基づいて個別に書込時冗長情報
に変換するデータ変換手段と、前記データ変換手段によ
り変換された複数の書込時冗長情報が書込まれる冗長情
報メモリと、前記各データメモリ素子から読出される各
データ情報を個別に読出時冗長情報に変換し、これら各
読出時冗長情報を個別に前記冗長情報メモリ内の対応す
る書込時冗長情報と比較し、両者間で不一致のものがあ
るとき、異常検出信号を生成可能なデータ異常検出手段
とを備えたデータメモリ装置であって、少なくとも１つ
のデータメモリ素子にデータ情報が書込まれるとき、新
たに書込まれるデータ情報に関して更新される書込時冗
長情報の「有効」を示す有効性判定情報を作成し、他の
未更新となる書込時冗長情報の「無効」を示す有効性判
定情報を作成する有効性判定手段と、前記有効性判定手
段により作成された複数の有効性判定情報が書込まれる
有効性判定情報メモリと、前記データ異常検出手段にお
ける比較のとき、前記有効性判定メモリ内の有効性判定
情報にて「無効」とされる書込時冗長情報による比較結
果に対し、異常検出信号の生成を停止させる異常検出停
止手段とを備えたデータメモリ装置である。

【００２７】なお、前記各データメモリ素子と前記冗長
情報メモリとは、互いに同一データ幅のものを用いるこ
とがコスト低減の観点から好ましく、また、データ幅は
８ビット幅とすることがより好ましい。同様に、前記冗
長情報メモリとしては、前記有効性判定情報メモリを兼
用することがコスト低減の観点から好ましい。

【００２８】また、請求項２に対応する発明は、請求項
１に対応するデータメモリ装置において、前記データ異
常検出手段の異常の有無を検出するとき、前記「無効」
を示す有効性判定情報を「有効」を示す内容にして前記
異常検出停止手段に与える装置異常検出手段を備えたデ
ータメモリ装置である。

【００２９】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応するデータメモリ装置におい
て、一定の周期毎に、前記各データメモリ素子から各デ
ータ情報を読出すと共に、これら読出した各データ情報
を前記各データメモリ素子に更新書込する全体読出／書
込手段を備え、前記周期毎に、全ての有効性判定情報を
「有効」を示す内容に更新するデータメモリ装置であ
る。

【００３０】従って、請求項１に対応する発明は以上の
ような手段を講じたことにより、データ変換手段が各デ
ータメモリ素子に書込まれる各データ情報を変換規則に
基づいて個別に書込時冗長情報に変換し、冗長情報メモ
リにはデータ変換手段により変換された複数の書込時冗
長情報が書込まれ、データ異常検出手段が、各データメ
モリ素子から読出される各データ情報を個別に読出時冗
長情報に変換し、これら各読出時冗長情報を個別に冗長
情報メモリ内の対応する書込時冗長情報と比較し、両者
間で不一致のものがあるとき、異常検出信号を生成する
という処理工程において、有効性判定手段が、少なくと
も１つのデータメモリ素子にデータ情報が書込まれると
き、新たに書込まれるデータ情報に関して更新される書
込時冗長情報の「有効」を示す有効性判定情報を作成
し、他の未更新となる書込時冗長情報の「無効」を示す
有効性判定情報を作成し、有効性判定情報メモリには有
効性判定手段により作成された複数の有効性判定情報が
書込まれ、異常検出停止手段がデータ異常検出手段にお
ける比較のとき、有効性判定メモリ内の有効性判定情報
にて「無効」とされる書込時冗長情報による比較結果に
対し、異常検出信号の生成を停止させるので、冗長情報
メモリを１個とすると共に、各書込時冗長情報毎に有効
性判定情報を付加し、部分書込された後のデータ異常検
出を停止させて信頼性を維持しつつ、量産によるコスト
低減を図ることができる。

【００３１】また、請求項２に対応する発明は、装置異
常検出手段が、データ異常検出手段の異常の有無を検出
するとき、「無効」を示す有効性判定情報を「有効」を
示す内容にして異常検出停止手段に与えるので、請求項
１に対応する作用に加え、書込時冗長情報が異常である
のに有効性判定情報を「有効」とし、データ異常検出手
段から異常検出信号を送出させることができ、すなわ
ち、異常検出機構自体を検査可能な構成を付加したこと
により、信頼性を向上させることができる。

【００３２】さらに、請求項３に対応する発明は、全体
読出／書込手段が、一定の周期毎に、各データメモリ素
子から各データ情報を読出すと共に、これら読出した各
データ情報を各データメモリ素子に更新書込することに
より、一定の周期毎に全ての有効性判定情報を「有効」
を示す内容に更新するので、請求項１又は請求項２に対
応する作用に加え、定期的に全体読出／全体書込を実行
して全ての有効性判定情報を有効にすることにより、デ
ータ異常検出の停止時間を最小限にし、信頼性の低下を
抑制することができる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図１は本発明の一実施
の形態に係るデータメモリ装置の構成を模式的に示すブ
ロック図であり、図２と同一部分には同一符号を付し、
新機能の付加された部分にはＮの添字を付してその詳し
い説明は省略し、ここでは異なる部分についてのみ述べ
る。

【００３４】すなわち、本実施の形態装置は、異常検出
機構を検査可能で且つ低廉なものであり、具体的には図
１に示すように、冗長情報メモリ５に代えて冗長情報メ
モリ５Ｎを有し、且つこの冗長情報メモリ５Ｎに有効性
判定情報信号線１１ａ，１１ｂを個別に介して接続され
た有効性判定器１２を備えている。

【００３５】また、データ異常検出器３Ｎは、第１の論
理比較器３２ａとＯＲ回路３３との間に第１のＡＮＤ回
路３４ａが設けられ、第２の論理比較器３２ｂとＯＲ回
路３３との間に第２のＡＮＤ回路３４ｂが設けられてい
る。

【００３６】さらに、プロセッサ１Ｎは、前述したプロ
セッサ１の機能に加え、データ異常検出器３Ｎの第１又
は第２のＡＮＤ回路３４ａ，３４ｂに向けて模擬的な書
込有効信号を送出可能な機能を有し、また、定期的に第
１及び第２のデータ情報を第１及び第２のデータ情報メ
モリ４２ａ，４２ｂから読出すと共に、読出した第１及
び第２のデータ情報を再度第１及び第２のデータ情報メ
モリ４２ａ，４２ｂに書込む機能をもっている。

【００３７】ここで、冗長情報メモリ５Ｎは、第１及び
第２のデータメモリ素子４２ａ，４２ｂと同一種類（同
一ビット幅）の１つの冗長情報メモリ素子５２からな
り、例えば８ビットのものが低廉化の観点から好まし
く、この場合、８ビットのうち、第１及び第２の冗長情
報に３ビットずつ計６ビットが割当てられ、第１及び第
２の書込有効信号に１ビットずつ計２ビットが割当て可
能である。

【００３８】すなわち、冗長情報メモリ５Ｎは、前述し
た各冗長情報メモリ素子５１ａ，５１ｂの書込／読出機
能に加え、有効性判定器１２から有効性判定情報信号線
１１ａ，１１ｂを個別に介して受ける第１及び第２の書
込有効信号を記憶する機能をもっている。なお、第１の
書込有効信号は、第１のデータ情報に対応して第１の冗
長情報が有効に書込まれて有効状態にあることを示し、
同様に第２の書込有効信号は、第２の冗長情報が有効状
態にあることを示している。書込有効信号は有効性判定
情報とも呼ばれ、有効性判定情報は、書込有効信号の有
るときに有効を示し、書込有効信号の無いときに無効を
示す。

【００３９】有効性判定器１２は、データ属性信号線７
ａのデータバスａ許可信号と読出／書込制御信号線８の
書込許可信号とに基づいて、第１の書込有効信号を有効
性判定情報信号線１１ａに送出する第１のゲート１２ａ
と、データ属性信号線７ｂのデータバスｂ許可信号と読
出／書込制御信号線８の書込許可信号とに基づいて、第
２の書込有効信号を有効性判定情報信号線１１ｂに送出
する第２のゲート１２ｂとを備えている。

【００４０】また、この有効性判定器１２では、プロセ
ッサ１Ｎからの制御により、第１及び第２のゲート１２
ａ，１２ｂが個別にオンオフ可能となっている。データ
異常検出器３Ｎは、前述したデータ異常検出器３の機能
に加え、有効性判定器１２により書込無効と判定された
書込時冗長情報（すなわち、冗長情報メモリ素子５２内
にて書込有効信号の消去された書込時冗長情報）を異常
と示す旨の異常検出信号の送出を阻止するマスク機能を
もっている。

【００４１】具体的には、データ異常検出器３Ｎは、第
１のＡＮＤ回路３４ａが第１の論理比較器３２ａからの
第１のパリティ不一致信号と有効性判定情報信号線１１
ａからの第１の書込有効信号との両信号を受けるときの
み第１のパリティ不一致信号をＯＲ回路３３に与え、第
２のＡＮＤ回路３４ｂが第２の論理比較器３２ｂからの
第２のパリティ不一致信号と有効性判定情報信号線１１
ｂからの第２の書込有効信号との両信号を受けるときの
み第２のパリティ不一致信号をＯＲ回路３３に与えるマ
スク機能をもっている。

【００４２】次に、以上のように構成されたデータメモ
リ装置の動作を説明する。 （データ情報及びその冗長情報の書込）プロセッサ１Ｎ
は、前述した通り、アドレス信号、データバスａ許可信
号及び書込許可信号を用い、データバス９ａ上の第１の
データ情報を第１のデータメモリ素子４２ａに書込む。

【００４３】またプロセッサ１Ｎは、アドレス信号、デ
ータバスｂ許可信号及び書込許可信号を用い、データバ
ス９ｂ上の第２のデータ情報を第２のデータメモリ素子
４２ｂに書込む。

【００４４】第１及び第２のデータ情報は、前述同様
に、データ変換器にて変換されて第１及び第２の書込時
冗長情報として冗長情報メモリ内の冗長情報メモリ素子
に書込まれる。

【００４５】一方これと並行して、有効性判定器１２に
おいては、データバスａ許可信号及び書込許可信号によ
り、第１のゲート１２ａが第１の書込有効信号を有効性
判定情報信号線１１ａに送出する。同様に、有効性判定
器１２は、データバスｂ許可信号及び書込許可信号によ
り、第２のゲート１２ｂが第２の書込有効信号を有効性
判定情報信号線１１ｂに送出する。

【００４６】これにより、冗長情報メモリ素子５２に
は、前述した第１及び第２の書込時冗長情報の他、「有
効」状態を示す第１及び第２の書込有効信号も書込まれ
る。 （データ情報の部分書込及びその冗長情報の書込）ここ
では、各データ情報のうち、第１のデータ情報のみを更
新し、第２のデータ情報を更新しない場合を説明する。

【００４７】プロセッサ１Ｎは、前述した通り、第１の
データ情報を第１のデータメモリ素子４２ａに書込む。
有効性判定器１２は第１の書込有効信号を有効性判定情
報信号線１１ａに送出する。しかしながら、有効性判定
器１２は、第２のデータ情報に対するデータバスｂ許可
信号を受けないために第２のゲート１２ｂを閉状態と
し、第２の書込有効信号を有効性判定情報信号線１１ｂ
に送出しない。

【００４８】従って、冗長情報メモリ素子５２では、新
たな第１のデータ情報から変換された第１の書込時冗長
情報が有効に更新書込されるが、第２の書込時冗長情報
が消去又は破壊されてパリティ不定状態（無効状態）と
なる。また、冗長情報メモリ素子５２では、第１の書込
有効信号は再書込されるが、第２の書込有効信号は第２
の冗長情報の「無効」状態を示すために消去される。 （データ情報の読出及び異常検出）プロセッサ１Ｎは、
前述同様に、アドレス信号及び読出許可信号を用い、第
１及び第２のデータメモリ素子４２ａ，４２ｂからデー
タバス９ａ，９ｂを介して第１及び第２のデータ情報を
読出す。

【００４９】また、第１及び第２のデータ情報は、前述
した通り、データバス９ａ，９ｂ上からデータ異常検出
器３Ｎ内にて第１及び第２のパリティ生成器３１ａ，３
１ｂを個別に介して変換されて第１及び第２の読出時冗
長情報として夫々第１又は第２の論理比較器３２ａ，３
２ｂに与えられる。

【００５０】第１の論理比較器３２ａは、この第１の読
出時冗長情報の他、第１の書込時冗長情報を受け、両者
が一致するために第１のパリティ不一致信号を送出しな
い。一方、第２の論理比較器３２ｂは、第２の読出時冗
長情報の他、第２の書込時冗長情報を受けるが、第２の
書込時冗長情報が無効状態なために両者を不一致として
第２のパリティ不一致信号を第２のＡＮＤ回路３４ｂに
送出する。

【００５１】第２のＡＮＤ回路３４ｂは、第２のパリテ
ィ不一致信号を受けるが、第２の書込有効信号が冗長情
報メモリ素子５２内にて消去されているために第２の書
込有効信号を受けないため、第２の論理比較器３２ｂに
て不一致とされた第２の書込時冗長情報を無効とし、Ｏ
Ｒ回路３３に第２のパリティ不一致信号を送出しない。

【００５２】すなわち、データ情報の部分書込に伴って
部分書込されない方の冗長情報が破壊されて異常検出が
無効となる場合には、無効となる方のパリティ不一致信
号をマスクしてＯＲ回路３３による異常検出信号の送出
を阻止することができる。 （データ異常検出器の異常検出）いま、冗長情報メモリ
素子５２では、前述の部分書込後のように、有効な第１
の冗長情報及び第１の書込有効信号が記憶されており、
無効な第２の冗長情報が記憶されているとする。なお、
第２の書込有効信号は消去されている。

【００５３】ここで、データ異常検出器３Ｎにおいて
は、前述した通り、第１及び第２のデータ情報の読出の
際に、第２の論理比較器３２ｂにて第２のパリティ不一
致信号が送出されるが、第２のＡＮＤ回路３４ｂにてこ
のパリティ不一致信号の送出が阻止される。

【００５４】この状態にて、データ異常検出器３Ｎの異
常検出を実行する。すなわち、プロセッサ１Ｎは、例え
ば有効性判定情報信号線１１ａ，１１ｂの状態に基づい
て、第２の書込有効信号の無いことを検出し、無い第２
の書込有効信号に相当する模擬的な書込有効信号を有効
性判定情報信号線１１ｂに送出し、この模擬的な書込有
効信号をデータ異常検出器３Ｎ内の第２のＡＮＤ回路３
４ｂに与える。

【００５５】第２のＡＮＤ回路３４ｂは、この模擬的な
書込有効信号及び第２のパリティ不一致信号に基づい
て、第２のパリティ不一致信号をＯＲ回路３３に与え
る。ＯＲ回路３３は第２のパリティ不一致信号に基づい
て異常検出信号をプロセッサ１Ｎに与える。

【００５６】プロセッサ１Ｎは、模擬的な書込有効信号
を送出して異常検出の無効を解除すると、折返し、異常
検出信号を受けることからデータ異常検出器３Ｎを正常
であると判定する。なお、プロセッサ１Ｎは、模擬的な
書込有効信号を送出しても異常検出信号を受けないとき
には、データ異常検出器３Ｎを異常であると判定する。 （部分書込されない方の冗長情報及び書込有効信号の再
生）プロセッサ１Ｎは、例えば定期的に、第１及び第２
のデータメモリ素子４２ａ，４２ｂから第１及び第２の
データ情報を読出すと共に、読出した第１及び第２のデ
ータ情報を第１及び第２のデータメモリ素子４２ａ，４
２ｂに書込む。このとき、冗長情報メモリ素子５２で
は、前述同様に、第１及び第２の冗長情報と第１及び第
２の書込有効信号とが書込まれる。

【００５７】すなわち、プロセッサ１Ｎは、定期的に全
体読出と全体書込とを実行することにより、定期的に冗
長情報と書込有効信号とを「有効」状態に再生する。こ
れにより、実際の処理上にて全体書込が長時間にわたっ
て実行されなくても、データ情報に関する異常検出の停
止時間を最小限に抑えることができ、もって、信頼性の
低下を最小限に抑えることができる。

【００５８】上述したように本実施の形態によれば、デ
ータ変換器２が各データメモリ素子４２ａ，４２ｂに書
込まれる各データ情報を変換規則に基づいて個別に書込
時冗長情報に変換し、冗長情報メモリ素子５２にはデー
タ変換器２により変換された複数の書込時冗長情報が書
込まれ、データ異常検出器３Ｎが、各データメモリ素子
４２ａ，４２ｂから読出される各データ情報を個別に読
出時冗長情報に変換し、これら各読出時冗長情報を個別
に冗長情報メモリ素子５２内の対応する書込時冗長情報
と比較し、両者間で不一致のものがあるとき、異常検出
信号を生成するという処理工程において、有効性判定器
１２が、あるデータメモリ素子４２ａのみにデータ情報
が書込まれるとき、新たに書込まれるデータ情報に関し
て更新される第１の書込時冗長情報の「有効」を示す書
込有効信号を作成し、他の未更新となる書込時冗長情報
の「無効」を示すように書込有効信号を作成せず、冗長
情報メモリ素子５２には「有効」を示す書込有効信号が
再書込される一方、「無効」を示す書込時冗長情報に対
応して書込有効信号が消去され、データ異常検出器３Ｎ
内の第２のＡＮＤ回路３４ｂが、書込有効信号が消去さ
れて「無効」とされる書込時冗長情報による比較結果に
対し、第２のパリティ不一致信号をＯＲ回路３３に与え
ずに異常検出信号の生成を停止させるので、冗長情報メ
モリを１個とすると共に、各書込時冗長情報毎に有効性
判定情報（書込有効信号の有無）を付加し、部分書込さ
れた後のデータ異常検出を停止させて信頼性を維持しつ
つ、量産によるコスト低減を図ることができる。

【００５９】また、冗長情報メモリ素子５２としては、
各データ情報メモリ素子４２ａ，４２ｂと同一データ幅
のものを１個用意すれば良いので、コストを劇的に下げ
ることができる。

【００６０】さらに、本実施の形態によれば、プロセッ
サ１Ｎが、データ異常検出器３Ｎの異常の有無を検出す
るとき、例えば第２の書込有効信号が消去されている場
合、書込有効信号を第２のＡＮＤ回路３４ｂに与えるの
で、書込時冗長情報が異常であるのに書込有効信号を与
えることにより、有効性判定情報を「有効」としてデー
タ異常検出器３Ｎから異常検出信号を送出させることが
でき、すなわち、異常検出機構自体を検査可能な構成を
付加したことにより、全体の信頼性を向上させることが
できる。

【００６１】また、本実施の形態によれば、プロセッサ
１Ｎが、一定の周期毎に、各データメモリ素子４２ａ，
４２ｂから各データ情報を読出すと共に、これら読出し
た各データ情報を各データメモリ素子４２ａ，４２ｂに
更新書込することにより、一定の周期毎に全ての書込有
効信号を生じさせて更新するので、定期的に全体読出／
全体書込を実行して全ての有効性判定情報を有効にする
ことにより、データ異常検出の停止時間を最小限にし、
信頼性の低下を抑制することができる。

【００６２】すなわち、部分書込の際に、部分書込され
ない方については異常検出がマスクされるが、定期的に
全体読出／全体書込動作を実行することにより、マスク
された時間に伴う信頼性の低下を最小限に抑えることが
できる。その他、本発明はその要旨を逸脱しない範囲で
種々変形して実施できる。

【００６３】

【発明の効果】以上説明したように請求項１の発明によ
れば、データ変換手段が各データメモリ素子に書込まれ
る各データ情報を変換規則に基づいて個別に書込時冗長
情報に変換し、冗長情報メモリにはデータ変換手段によ
り変換された複数の書込時冗長情報が書込まれ、データ
異常検出手段が、各データメモリ素子から読出される各
データ情報を個別に読出時冗長情報に変換し、これら各
読出時冗長情報を個別に冗長情報メモリ内の対応する書
込時冗長情報と比較し、両者間で不一致のものがあると
き、異常検出信号を生成するという処理工程において、
有効性判定手段が、少なくとも１つのデータメモリ素子
にデータ情報が書込まれるとき、新たに書込まれるデー
タ情報に関して更新される書込時冗長情報の「有効」を
示す有効性判定情報を作成し、他の未更新となる書込時
冗長情報の「無効」を示す有効性判定情報を作成し、有
効性判定情報メモリには有効性判定手段により作成され
た複数の有効性判定情報が書込まれ、異常検出停止手段
がデータ異常検出手段における比較のとき、有効性判定
メモリ内の有効性判定情報にて「無効」とされる書込時
冗長情報による比較結果に対し、異常検出信号の生成を
停止させるので、冗長情報メモリを１個とすると共に、
各書込時冗長情報毎に有効性判定情報を付加し、部分書
込された後のデータ異常検出を停止させて信頼性を維持
しつつ、量産によるコスト低減を図ることができるデー
タメモリ装置を提供できる。

【００６４】また、請求項２の発明によれば、装置異常
検出手段が、データ異常検出手段の異常の有無を検出す
るとき、「無効」を示す有効性判定情報を「有効」を示
す内容にして異常検出停止手段に与えるので、請求項１
の効果に加え、書込時冗長情報が異常であるのに有効性
判定情報を「有効」とし、データ異常検出手段から異常
検出信号を送出させることができ、すなわち、異常検出
機構自体を検査可能な構成を付加したことにより、信頼
性を向上できるデータメモリ装置を提供できる。

【００６５】さらに、請求項３の発明によれば、全体読
出／書込手段が、一定の周期毎に、各データメモリ素子
から各データ情報を読出すと共に、これら読出した各デ
ータ情報を各データメモリ素子に更新書込することによ
り、一定の周期毎に全ての有効性判定情報を「有効」を
示す内容に更新するので、請求項１又は請求項２の効果
に加え、定期的に全体読出／全体書込を実行して全ての
有効性判定情報を有効にすることにより、データ異常検
出の停止時間を最小限にし、信頼性の低下を抑制できる
データメモリ装置を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るデータメモリ装置の
構成を模式的に示すブロック図。

【図２】従来のデータメモリ装置の構成を模式的に示す
ブロック図。

【符号の説明】

１Ｎ…プロセッサ、 ２…データ変換器、 ３Ｎ…データ異常検出器、 ４…データ情報メモリ、 ５Ｎ…冗長情報メモリ、 ６…アドレスバス、 ７ａ，７ｂ…データ属性信号線、 ８…書込／読出制御信号線、 ９ａ，９ｂ…データバス、 １０ａ，１０ｂ…冗長情報信号線、 １１ａ，１１ｂ…有効性判定情報信号線、 １２…有効性判定器、 ２１ａ，２１ｂ，３１ａ，３１ｂ…第１及び第２のパリ
ティ生成器、 ３２ａ，３２ｂ…第１及び第２の論理比較器、 ３３…ＯＲ回路、 ３４ａ，３４ｂ，４１ａ，４１ｂ…第１及び第２のＡＮ
Ｄ回路、 ４２ａ，４２ｂ…第１及び第２のデータメモリ素子、 ５２…冗長情報メモリ素子。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のデータ情報が個別に書込まれる複
   数のデータメモリ素子と、 前記各データメモリ素子に書込まれる各データ情報を変
   換規則に基づいて個別に書込時冗長情報に変換するデー
   タ変換手段と、 前記データ変換手段により変換された複数の書込時冗長
   情報が書込まれる冗長情報メモリと、 前記各データメモリ素子から読出される各データ情報を
   個別に読出時冗長情報に変換し、これら各読出時冗長情
   報を個別に前記冗長情報メモリ内の対応する書込時冗長
   情報と比較し、両者間で不一致のものがあるとき、異常
   検出信号を生成可能なデータ異常検出手段とを備えたデ
   ータメモリ装置であって、 少なくとも１つのデータメモリ素子にデータ情報が書込
   まれるとき、新たに書込まれるデータ情報に関して更新
   される書込時冗長情報の「有効」を示す有効性判定情報
   を作成し、他の未更新となる書込時冗長情報の「無効」
   を示す有効性判定情報を作成する有効性判定手段と、 前記有効性判定手段により作成された複数の有効性判定
   情報が書込まれる有効性判定情報メモリと、 前記データ異常検出手段における比較のとき、前記有効
   性判定メモリ内の有効性判定情報にて「無効」とされる
   書込時冗長情報による比較結果に対し、異常検出信号の
   生成を停止させる異常検出停止手段とを備えたことを特
   徴とするデータメモリ装置。
2. 【請求項２】 請求項１に記載のデータメモリ装置にお
   いて、 前記データ異常検出手段の異常の有無を検出するとき、
   前記「無効」を示す有効性判定情報を「有効」を示す内
   容にして前記異常検出停止手段に与える装置異常検出手
   段を備えたことを特徴とするデータメモリ装置。
3. 【請求項３】 請求項１又は請求項２に記載のデータメ
   モリ装置において、 一定の周期毎に、前記各データメモリ素子から各データ
   情報を読出すと共に、これら読出した各データ情報を前
   記各データメモリ素子に更新書込する全体読出／書込手
   段を備え、前記周期毎に、全ての有効性判定情報を「有
   効」を示す内容に更新することを特徴とするデータメモ
   リ装置。