JPH07302226A - メモリ不正アクセス検出回路 - Google Patents
メモリ不正アクセス検出回路Info
- Publication number
- JPH07302226A JPH07302226A JP6093266A JP9326694A JPH07302226A JP H07302226 A JPH07302226 A JP H07302226A JP 6093266 A JP6093266 A JP 6093266A JP 9326694 A JP9326694 A JP 9326694A JP H07302226 A JPH07302226 A JP H07302226A
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- JP
- Japan
- Prior art keywords
- memory
- redundant bit
- access
- program
- detection circuit
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- Pending
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Abstract
(57)【要約】
【目的】 メモリの不正アクセスを、プログラムの実行
速度に大きな影響を与えることなく、かつ少ないハード
ウェア量で検出する。 【構成】 ＣＰＵ２１はメモリデータ２４を通じてメモ
リ内のプログラムおよびデータをアクセスする。冗長ビ
ットデータ２５はモジュール番号レジスタ２２および比
較器２３に接続されている。ＣＰＵ２１がプログラム自
体を読出す場合は、命令読出し信号２６を出力し、モジ
ュール番号レジスタ２２はこれにより、そのときメモリ
からプログラムと一緒に読出された冗長ビットの内容を
記憶する。また、ワークエリアのアクセスの場合は、ア
クセスするメモリの冗長ビットの内容を読出し、これを
比較器２３で先に記憶していたモジュール番号レジスタ
２２の内容と比較し、不一致であれば不正アクセス検出
信号２７をＣＰＵ２１へ送出する。
速度に大きな影響を与えることなく、かつ少ないハード
ウェア量で検出する。 【構成】 ＣＰＵ２１はメモリデータ２４を通じてメモ
リ内のプログラムおよびデータをアクセスする。冗長ビ
ットデータ２５はモジュール番号レジスタ２２および比
較器２３に接続されている。ＣＰＵ２１がプログラム自
体を読出す場合は、命令読出し信号２６を出力し、モジ
ュール番号レジスタ２２はこれにより、そのときメモリ
からプログラムと一緒に読出された冗長ビットの内容を
記憶する。また、ワークエリアのアクセスの場合は、ア
クセスするメモリの冗長ビットの内容を読出し、これを
比較器２３で先に記憶していたモジュール番号レジスタ
２２の内容と比較し、不一致であれば不正アクセス検出
信号２７をＣＰＵ２１へ送出する。
Description
【０００１】
【産業上の利用分野】本発明はメモリ不正アクセス検出
回路に関する。
回路に関する。
【０００２】
【従来の技術】コンピュータのプログラムにおいて、プ
ログラムの誤りにより、割当てられたメモリ領域を越え
てメモリをアクセスしたり、他のモジュールが使用して
いるメモリの内容を破壊することにより、プログラムが
正常に動作しないことが発生する。
ログラムの誤りにより、割当てられたメモリ領域を越え
てメモリをアクセスしたり、他のモジュールが使用して
いるメモリの内容を破壊することにより、プログラムが
正常に動作しないことが発生する。
【０００３】このような問題を発見するために、従来は
以下のような方法が用いられていた。
以下のような方法が用いられていた。
【０００４】（１）プログラムをプロセスあるいはタス
クといった、オペレーティングシステムがプログラムを
管理する単位に分割し、各プログラム毎に独立したメモ
リ空間を割当て、互いにアクセスができないという多重
仮想記憶によりメモリの保護および不正アクセスを検出
する。
クといった、オペレーティングシステムがプログラムを
管理する単位に分割し、各プログラム毎に独立したメモ
リ空間を割当て、互いにアクセスができないという多重
仮想記憶によりメモリの保護および不正アクセスを検出
する。
【０００５】（２）プログラムの中に、メモリをアクセ
スする毎に、そのアクセスが正当か否かを判定するロジ
ックを埋め込んで、不正なメモリアクセスを検出する。
スする毎に、そのアクセスが正当か否かを判定するロジ
ックを埋め込んで、不正なメモリアクセスを検出する。
【０００６】（３）ＣＰＵのメモリアクセス信号を外部
から監視する回路を設け、この回路に監視すべきアドレ
スを設定し、プログラム実行時の不正なアクセスを検出
する。
から監視する回路を設け、この回路に監視すべきアドレ
スを設定し、プログラム実行時の不正なアクセスを検出
する。
【０００７】
【発明が解決しようとする課題】従来の方法（１）で
は、不正アクセスの検出単位がプロセスあるいはタスク
といった単位であるので、あるプロセス内のモジュール
間で相互のメモリを不正にアクセスした場合の検出がで
きないという欠点がある。特に同一プロセス、タスク内
で、複数のモジュール間で相互の作業領域を干渉しあう
という、よく発生する問題に関して無力である。
は、不正アクセスの検出単位がプロセスあるいはタスク
といった単位であるので、あるプロセス内のモジュール
間で相互のメモリを不正にアクセスした場合の検出がで
きないという欠点がある。特に同一プロセス、タスク内
で、複数のモジュール間で相互の作業領域を干渉しあう
という、よく発生する問題に関して無力である。
【０００８】従来の方法（２）では、きめの細かい検出
ができる反面、プログラムにおいてメモリをアクセスす
る毎にそのアクセスが正当であるか否かを判定するプロ
グラムを埋め込むため、プログラムの実行速度が低下す
るという欠点がある。特に、リアルタイム性の要求の高
いプログラムの試験では問題が大きい。また、タイミン
グによって不正なメモリアクセスが発生する問題を検出
する場合には、この判定プログラムの挿入により、プロ
グラムの動作タイミングが変わってしまい、問題の検出
ができないという欠点がある。
ができる反面、プログラムにおいてメモリをアクセスす
る毎にそのアクセスが正当であるか否かを判定するプロ
グラムを埋め込むため、プログラムの実行速度が低下す
るという欠点がある。特に、リアルタイム性の要求の高
いプログラムの試験では問題が大きい。また、タイミン
グによって不正なメモリアクセスが発生する問題を検出
する場合には、この判定プログラムの挿入により、プロ
グラムの動作タイミングが変わってしまい、問題の検出
ができないという欠点がある。
【０００９】従来の方法（３）では、ハードウェア的に
不正アクセスを検出できるが、外部回路に登録する監視
すべきアドレスの登録できる量に限りがあり、問題点が
かなり絞り込まれてからでないと適用できないという欠
点があり、また、登録できるアドレスを増やそうとする
とハードウェア量が増大するという欠点がある。また、
動的なバッファメモリに関する問題の場合、そのアドレ
スが実行時に動的に決定されるような場合、あらかじめ
外部回路にそのアドレスを登録することができないとい
う欠点もある。
不正アクセスを検出できるが、外部回路に登録する監視
すべきアドレスの登録できる量に限りがあり、問題点が
かなり絞り込まれてからでないと適用できないという欠
点があり、また、登録できるアドレスを増やそうとする
とハードウェア量が増大するという欠点がある。また、
動的なバッファメモリに関する問題の場合、そのアドレ
スが実行時に動的に決定されるような場合、あらかじめ
外部回路にそのアドレスを登録することができないとい
う欠点もある。
【００１０】本発明の目的は、プログラムの実行速度に
大きな影響を与えることなく、かつ少ないハードウェア
量で不正アクセスの細かな検出が可能なメモリ不正アク
セス検出回路を提供することにある。
大きな影響を与えることなく、かつ少ないハードウェア
量で不正アクセスの細かな検出が可能なメモリ不正アク
セス検出回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明のメモリ不正アク
セス検出回路は、主記憶の各メモリに冗長ビットが付加
され、前記冗長ビットにメモリアクセス保護情報を書込
む手段と、メモリアクセス時に冗長ビットに書込まれて
いるアクセス保護情報を調べ、不正なメモリアクセスを
検出する手段とを含む。
セス検出回路は、主記憶の各メモリに冗長ビットが付加
され、前記冗長ビットにメモリアクセス保護情報を書込
む手段と、メモリアクセス時に冗長ビットに書込まれて
いるアクセス保護情報を調べ、不正なメモリアクセスを
検出する手段とを含む。
【００１２】
【作用】本発明では、上記欠点を解決するために、主記
憶の各メモリ毎に不正なアクセスを検出するための情報
を書込むための冗長ビットを設け、メモリのアクセス毎
にこの冗長ビットに書込まれた情報をハードウェア的に
調べることによって、不正なメモリのアクセスを検出す
るものである。これにより、プログラムの実行時間に大
きな影響を与えることなく、不正アクセスのきめ細かな
検出が可能となる。
憶の各メモリ毎に不正なアクセスを検出するための情報
を書込むための冗長ビットを設け、メモリのアクセス毎
にこの冗長ビットに書込まれた情報をハードウェア的に
調べることによって、不正なメモリのアクセスを検出す
るものである。これにより、プログラムの実行時間に大
きな影響を与えることなく、不正アクセスのきめ細かな
検出が可能となる。
【００１３】請求項３は、この冗長ビットをメモリのエ
ラーを検出、訂正するためのメモリエラー検出用に必要
な冗長ビットと兼用し、この冗長ビットの用途を切替え
るスイッチを設けたものである。
ラーを検出、訂正するためのメモリエラー検出用に必要
な冗長ビットと兼用し、この冗長ビットの用途を切替え
るスイッチを設けたものである。
【００１４】これにより、従来のハードウェアに不正の
アクセス監視のための制御回路を追加するだけで、アド
レス毎の不正アクセスを監視することが可能となり、経
済的で効果的なメモリ不正アクセス検出が可能となる。
アクセス監視のための制御回路を追加するだけで、アド
レス毎の不正アクセスを監視することが可能となり、経
済的で効果的なメモリ不正アクセス検出が可能となる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の一実施例のメモリ不正アク
セス検出回路の全体のブロック図である。メモリ１はコ
ンピュータの主記憶であり、メモリの各番地はデータビ
ット１ａと冗長ビット１ｂから構成されている。メモリ
エラー検出・訂正回路２はメモリ１の誤動作によるエラ
ーを検出および訂正する回路である。メモリ１不正アク
セス検出回路３はプログラムによるメモリ１の不正なア
クセスを検出する回路である。メモリ１からは、データ
ビット１ａに対応するデータビット信号５がメモリエラ
ー検出・訂正回路２に接続されている。また、冗長ビッ
ト１ｂに対応する冗長ビット信号６は、切替えスイッチ
４を通してメモリエラー検出・訂正回路２またはメモリ
不正アクセス検出回路３と接続され、冗長ビット信号６
の利用目的を切替える。
セス検出回路の全体のブロック図である。メモリ１はコ
ンピュータの主記憶であり、メモリの各番地はデータビ
ット１ａと冗長ビット１ｂから構成されている。メモリ
エラー検出・訂正回路２はメモリ１の誤動作によるエラ
ーを検出および訂正する回路である。メモリ１不正アク
セス検出回路３はプログラムによるメモリ１の不正なア
クセスを検出する回路である。メモリ１からは、データ
ビット１ａに対応するデータビット信号５がメモリエラ
ー検出・訂正回路２に接続されている。また、冗長ビッ
ト１ｂに対応する冗長ビット信号６は、切替えスイッチ
４を通してメモリエラー検出・訂正回路２またはメモリ
不正アクセス検出回路３と接続され、冗長ビット信号６
の利用目的を切替える。
【００１７】図２は、メモリエラー検出・訂正回路２の
ブロック図である。ＣＰＵ１１がメモリ１にデータを書
込む場合は、エラーチェックコード発生回路１２に対し
て書込み信号１４および書込みデータ１５を送出する。
エラーチェックコード発生回路１２は書込みデータ１５
からエラーチェックデータを計算し、メモリ１のデータ
ビットデータ１８および冗長ビットデータ１９を出力す
る。これらは、図１のデータビット信号５および冗長ビ
ット信号６にそれぞれ接続される。また、メモリ１から
の読出し時には、ＣＰＵ１１から読出し信号１６がエラ
ー訂正回路１３に送出される。エラー訂正回路１３はメ
モリ１からデータビットデータ１８と冗長ビットデータ
１９を受取り、誤りがないかチェックし、誤りがあれば
これを訂正した後、メモリ読出しデータ１７としてＣＰ
Ｕ１１へ送出する。
ブロック図である。ＣＰＵ１１がメモリ１にデータを書
込む場合は、エラーチェックコード発生回路１２に対し
て書込み信号１４および書込みデータ１５を送出する。
エラーチェックコード発生回路１２は書込みデータ１５
からエラーチェックデータを計算し、メモリ１のデータ
ビットデータ１８および冗長ビットデータ１９を出力す
る。これらは、図１のデータビット信号５および冗長ビ
ット信号６にそれぞれ接続される。また、メモリ１から
の読出し時には、ＣＰＵ１１から読出し信号１６がエラ
ー訂正回路１３に送出される。エラー訂正回路１３はメ
モリ１からデータビットデータ１８と冗長ビットデータ
１９を受取り、誤りがないかチェックし、誤りがあれば
これを訂正した後、メモリ読出しデータ１７としてＣＰ
Ｕ１１へ送出する。
【００１８】図３はメモリ不正アクセス検出回路３のブ
ロック図である。また、図４はこのときのメモリ１の状
態を示す。データビット部１ａには、モジュールＡ，
Ｂ，Ｃのプログラム部ＡＰ，ＢＰ，ＣＰがロードされ、
各モジュールＡ，Ｂ，ＣのワークエリアＡＷ，ＢＷ，Ｃ
Ｗが格納されている。また、冗長ビット部１ｂには、プ
ログラム部ＡＰ，ＢＰ，ＣＰおよびワークエリアＡＷ，
ＢＷ，ＣＷに対応してモジュール番号ＡＮ，ＢＮ，ＣＮ
および所有者番号ＡＭ，ＢＭ，ＣＭが格納されている。
通常はモジュール番号ＡＮ，ＢＮ，ＣＮはそれぞれ所有
者番号ＡＭ，ＢＭ，ＣＭは同一の値としておく。
ロック図である。また、図４はこのときのメモリ１の状
態を示す。データビット部１ａには、モジュールＡ，
Ｂ，Ｃのプログラム部ＡＰ，ＢＰ，ＣＰがロードされ、
各モジュールＡ，Ｂ，ＣのワークエリアＡＷ，ＢＷ，Ｃ
Ｗが格納されている。また、冗長ビット部１ｂには、プ
ログラム部ＡＰ，ＢＰ，ＣＰおよびワークエリアＡＷ，
ＢＷ，ＣＷに対応してモジュール番号ＡＮ，ＢＮ，ＣＮ
および所有者番号ＡＭ，ＢＭ，ＣＭが格納されている。
通常はモジュール番号ＡＮ，ＢＮ，ＣＮはそれぞれ所有
者番号ＡＭ，ＢＭ，ＣＭは同一の値としておく。
【００１９】この状態で図３を説明する。ＣＰＵ２１は
メモリデータ２４を通じてメモリ１内のプログラムおよ
びデータをアクセスする。メモリデータ２４は、図１の
データビット信号５と接続される。また、図１の冗長ビ
ット信号６は図３の冗長ビットデータ２５と接続されて
おり、モジュール番号レジスタ２２および比較器２３に
接続されている。ＣＰＵ２１がプログラム自体を読出す
場合は、命令読出し信号２６を出力し、モジュール番号
レジスタ２２はこれにより、そのときメモリ１からプロ
グラムと一緒に読出された冗長ビットの内容、つまりモ
ジュール番号を記憶する。また、ワークエリアをアクセ
スする場合、アクセスするワークエリアの冗長ビットの
内容、つまり所有者番号を読出し、これを比較器２３で
先に記憶していたモジュール番号レジスタ２２の内容と
比較し、不一致であれば不正アクセス検出信号２７をＣ
ＰＵ２１へ送出する。つまり例えば、ワークエリアＡＷ
の内容をプログラムＡＰからアクセスした場合は、プロ
グラム読出し時にモジュール番号レジスタ２２にはモジ
ュールＡの番号が記憶されているが、プログラムＢから
アクセスしたときはモジュール番号レジスタ２２にはモ
ジュールＢの番号が記憶されていることになり、不正ア
クセスと判断できる。
メモリデータ２４を通じてメモリ１内のプログラムおよ
びデータをアクセスする。メモリデータ２４は、図１の
データビット信号５と接続される。また、図１の冗長ビ
ット信号６は図３の冗長ビットデータ２５と接続されて
おり、モジュール番号レジスタ２２および比較器２３に
接続されている。ＣＰＵ２１がプログラム自体を読出す
場合は、命令読出し信号２６を出力し、モジュール番号
レジスタ２２はこれにより、そのときメモリ１からプロ
グラムと一緒に読出された冗長ビットの内容、つまりモ
ジュール番号を記憶する。また、ワークエリアをアクセ
スする場合、アクセスするワークエリアの冗長ビットの
内容、つまり所有者番号を読出し、これを比較器２３で
先に記憶していたモジュール番号レジスタ２２の内容と
比較し、不一致であれば不正アクセス検出信号２７をＣ
ＰＵ２１へ送出する。つまり例えば、ワークエリアＡＷ
の内容をプログラムＡＰからアクセスした場合は、プロ
グラム読出し時にモジュール番号レジスタ２２にはモジ
ュールＡの番号が記憶されているが、プログラムＢから
アクセスしたときはモジュール番号レジスタ２２にはモ
ジュールＢの番号が記憶されていることになり、不正ア
クセスと判断できる。
【００２０】
【発明の効果】以上説明したように、本発明は、下記の
ような効果がある。
ような効果がある。
【００２１】（１）請求項１，２の発明は、主記憶の各
メモリに冗長ビットを付加し、この冗長ビットを利用し
て不正なメモリアクセスを検出することにより、プログ
ラムの実行時間に影響を与えることなく、メモリ不正ア
クセスのきめ細かな検出が可能になる。
メモリに冗長ビットを付加し、この冗長ビットを利用し
て不正なメモリアクセスを検出することにより、プログ
ラムの実行時間に影響を与えることなく、メモリ不正ア
クセスのきめ細かな検出が可能になる。
【００２２】（２）請求項３の発明は、冗長ビットをメ
モリ読出しエラーの検出のためにも利用することによ
り、メモリ読出しエラーを経済的に検出できる。
モリ読出しエラーの検出のためにも利用することによ
り、メモリ読出しエラーを経済的に検出できる。
【図１】本発明の一実施例のメモリ不正アクセス検出回
路のブロック図である。
路のブロック図である。
【図２】メモリエラー検出・訂正回路２のブロック図で
ある。
ある。
【図３】メモリ不正アクセス検出回路３のブロック図で
ある。
ある。
【図４】主記憶１の構成を示す図である。
１ 主記憶 １ａ データビット １ｂ 冗長ビット ２ メモリエラー検出・訂正回路 ３ メモリ不正アクセス検出回路 ４ 切替スイッチ ５ データビット信号 ６ 冗長ビット信号 １１ ＣＰＵ １２ エラーチェックコード発生回路 １３ エラー訂正回路 １４ 書込み信号 １５ 書込みデータ １６ 読出し信号 １７ メモリ読出しデータ １８ データビットデータ １９ 冗長ビットデータ ２１ ＣＰＵ ２２ モジュール番号レジスタ ２３ 比較器 ２４ メモリデータ ２５ 冗長ビットデータ ２６ 命令読出し信号 ２７ 不正アクセス検出信号 ＡＰ，ＢＰ，ＣＰ プログラム部 ＡＷ，ＢＷ，ＣＷ ワークエリア ＡＮ，ＢＮ，ＣＮ モジュール番号 ＡＭ，ＢＭ，ＣＭ 所有者番号
Claims (3)
- 【請求項１】 主記憶の各メモリに冗長ビットが付加さ
れ、前記冗長ビットにメモリアクセス保護情報を書込む
手段と、メモリアクセス時に冗長ビットに書込まれてい
るアクセス保護情報を調べ、不正なメモリアクセスを検
出する手段とを含むメモリ不正アクセス検出回路。 - 【請求項２】 前記主記憶の各プログラム部の冗長ビッ
ト部にはモジュール番号が格納され、各ワークエリアの
冗長ビット部には当該ワークエリアに対応するプログラ
ム部の冗長ビット部に格納されているモジュール番号と
同一の所有者番号が格納され、主記憶からプログラムと
一緒に読出された冗長ビットの内容であるモジュール番
号を記憶するモジュール番号レジスタと、主記憶のワー
クエリアのアクセス時に、該ワークエリアに対応する冗
長ビットの内容である所有者番号を前記モジュール番号
レジスタに記憶されているモジュール番号と比較し、一
致／不一致を検出する比較器と、前記主記憶の冗長ビッ
ト部に前記モジュール番号と前記所有者番号を書込み、
前記主記憶のアクセス時に前記冗長ビット部の内容を読
出し、前記比較器が不一致を検出するとメモリ不正アク
セスと判断するＣＰＵを含む、請求項１記載のメモリ不
正アクセス検出回路。 - 【請求項３】 メモリ書込み時に前記冗長ビットにメモ
リの誤りを検出するための誤り検出情報を書込む手段
と、メモリ読出し時に前記冗長ビットの誤り検出情報を
調べメモリの誤りがあれば、これを訂正する手段を含む
メモリエラー検出回路と、前記主記憶の冗長ビット信号
を前記メモリエラー検出回路または前記メモリ不正アク
セス検出回路に切替えるスイッチとをさらに有する請求
項１または２記載のメモリ不正アクセス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6093266A JPH07302226A (ja) | 1994-05-02 | 1994-05-02 | メモリ不正アクセス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6093266A JPH07302226A (ja) | 1994-05-02 | 1994-05-02 | メモリ不正アクセス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302226A true JPH07302226A (ja) | 1995-11-14 |
Family
ID=14077681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6093266A Pending JPH07302226A (ja) | 1994-05-02 | 1994-05-02 | メモリ不正アクセス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302226A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129041A (ja) * | 2003-10-01 | 2005-05-19 | Toshiba Corp | マイクロコンピュータ |
| US7260690B2 (en) | 2001-02-06 | 2007-08-21 | Infineon Technologies Ag | Microprocessor circuit for data carriers and method for organizing access to data stored in a memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156261A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | メモリアクセス条件の判定方式 |
| JPH03244054A (ja) * | 1990-02-21 | 1991-10-30 | Nec Corp | 記憶保護方式 |
| JPH03263148A (ja) * | 1990-03-13 | 1991-11-22 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1994
- 1994-05-02 JP JP6093266A patent/JPH07302226A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156261A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | メモリアクセス条件の判定方式 |
| JPH03244054A (ja) * | 1990-02-21 | 1991-10-30 | Nec Corp | 記憶保護方式 |
| JPH03263148A (ja) * | 1990-03-13 | 1991-11-22 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260690B2 (en) | 2001-02-06 | 2007-08-21 | Infineon Technologies Ag | Microprocessor circuit for data carriers and method for organizing access to data stored in a memory |
| JP2005129041A (ja) * | 2003-10-01 | 2005-05-19 | Toshiba Corp | マイクロコンピュータ |
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