JPH02139635A - エラー処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロ命令を用いて制御される情報処理装
置のエラー処理方式に関する。

（従来の技術〕 従来、命令記憶部のエラー処理方式は、特開昭６２−４
６３４７号公報に記載の様に、命令記憶部内に交代記憶
域をあらかじめ設けておき、命令記憶部より読み出した
命令にエラーが検出された場合は、複数回再読み出しを
行い、それにもかかわらず読み出しが成功しない場合は
交代記憶域に正しい命令を書き込み、それを読み出すと
いうものであった。

〔発明が解決しようとする課題〕

上記従来技術は、命令記憶部内にあらかじめ交代記憶域
を設けておく為、メモリ使用効率が悪いという欠点があ
り、また、固定エラーの様な場合は、複数回の再読み出
しの後、交代記憶域に正しい命令を書き込み、更にそれ
を読み出して実行する必要が有る為、読み出しにかかる
時間が、大きくなるという欠点を持っていた。更に、マ
イクロプロセッサに見られる様に、マイクロ命令を内蔵
ＲＯＭに格納している様な場合には、正しい命令ことが
できなかった。

本発明の目的は、上述の従来方式の欠点に鑑み命令記憶
部のエラーを、簡単なハードウェアにより救済可能とす
るエラー処理方式を提供することにある。

〔課題を解決するための手段〕

上記目的は、制御記憶より読み出されたマイクロ命令に
エラーが検出された際、主メモリのマイクロ命令の読み
出しを行う手段と、制御記憶から読み出されたマイクロ
命令の実行を抑制し、主メモリから読み出されたマイク
ロ命令を実行する手段を設けることによって達成される
。

〔作用〕

主メモリにチップ内蔵の制御記憶と同じマイクロ命令を
持つことによって、チップ内蔵の制御記憶からのマイク
ロ命令読み出し時にエラーが生じても主メモリに格納さ
れているマイクロ命令によって代替でき、システムダウ
ンを防止できる。

ここで述べる主メモリとは、ＢＰＵより送出されるアド
レスによりアクセスされるメモリ空間のことを指し、本
発明はそのメモリの具体的な実現方法にはよらない。

また、ここで述べるチップ内蔵の制御記憶とは、マイク
ロ命令を格納する記憶装置のことで１本発明は、その記
憶装置の具体的な実現方法にはよらない。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

第１図は本発明の一実施例のブロック図であり、１８は
命令の読み出し、実行を行うＢＰＵ（Ｂａｓｉｃ　Ｐｒ
ｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、８は、ＢＰＵ外の主メ
モリである。

１はマイクロ命令が格納されている制御記憶で容量４に
ワードである。２は制御記憶１又は主メモリ８から読み
出されたマイクロ命令の選択を行うセレクタ、３はセレ
クタ２で選択されたマイクロ命令にエラーが有ることを
検出するエラー検出部、５はエラー検出部３にて検出さ
れたエラー情報を保持するエラーフラグ、４はマイクロ
命令を保持するＣＳデータレジスタ、６はマイクロ命令
をデコードする命令デコーダ、７は演算装置。

１９は主メモリ上のマイクロ命令のアドレスを生成する
マイクロ命令アドレス生成回路である。

９は制御記憶より読み出されたマイクロ命令の６４ビツ
トのデータバス、２０は主メモリからのデータがそろっ
たことを示すＡＣＫ信号、１６は制御記憶の１４ビツト
のアドレスバス、１０は主メモリの６４ビツトのデータ
バス、２０は主メモリの３２ビツトのアドレスバス、１
３はマイクロ命令のエラー情報で、同時に主メモリへの
読み出し要求信号、セレクタ２の制御信号も兼ねる。

１７は、演算装置の制御信号である。

制御記憶１に格納されているマイクロ命令は。

マイクロ命令アドレス１６の指定によって読み出１され
、エラー検出部３によってエラーの有無を検査されると
同時にＣＳデータレジスタ４にセットされる。エラー検
出部３でエラーが検出されると、エラー情報１３がアサ
ートされ、エラーフラグ５をセットすると同時に主メモ
リ８のマイクロ命令の読み出し要求を出す。主メモリ８
では、エラー情報１３がアサートされると、アドレス２
０の指定によって、主メモリに格納されているマイクロ
命令をデータバス１０によってＢＰＵ１８へ送出する。

ＢＰＵ１８では、エラー情報１５及び主メモリからのＡ
ＣＫ信号２１によって制御されるセレクタ２で、制御記
憶からのマイクロ命令データ９と主メモリからのマイク
ロ命令データ１０のどちらが有効かを判定し選択する。

なお、エラーフラグ５は、−度セットされると、主メモ
リからのＡＣＫ信号２２が出力されるまで、保持される
。

これにより制御記憶と主メモリとの読み出し時間が違っ
ても対応できる。

また、主メモリのマイクロ命令読み出し中は、命令デコ
ーダ１４へ送出されるマイクロ命令データ１４は無効で
ある為、命令デコーダ６ではエラーフラグ５の信号１５
によって、演算装置７への制御信号１７を無効化し不要
な演算を避ける。

次に、マイクロ命令アドレス生成回路１９を、第２図及
び第３図を用いて説明する。

２３は、マイクロ命令アドレスの上位１６ビツトを保持
するレジスタである。マイクロ命令の主メモリ上のアド
レス２０は、下位２ビツト０〜１をゼロ、中位１４ビツ
ト２〜１５を制御記憶のマイクロ命令アドレス１６その
ものとし、上位１６ビツト１６〜３１にレジスタ２３の
内容を送出し、第３図に示す形として生成される。下位
２ビツトに０′をつけるのは、主メモリのアドレスがワ
ードごとにつけられ、マイクロ命令の幅が４ワードある
ためである。以上の様にすることにより、容易に制御記
憶のマイクロ命令アドレスを主メモリ上のアドレスに変
換することができる。

上記動作タイミングをまとめたのが第４図である。第１
１図では、ｎ番目とｎ＋２番目の制御記憶のマイクロ命
令の読み出しは正常であったが、ｎ＋１番目のマイクロ
命令の読み出しにエラーが有った場合である。

本発明では、マイクロ命令を主メモリ上に格納する為、
オペランド読み書き要求、命令読み出し要求、マイクロ
命令読み出し要求が競合することもあるわけであるが、
この時には、オペランド読み書き、マイクロ命令読み出
し、命令読み出しの順で優先的に処理する。例えば、命
令読み出しはオペランド読み書きにも、マイクロ命令読
み出しもない時に行われる。これは先に処理の行なわれ
ている命令に関するメモリアクセスを優先的に行うこと
により、矛盾なく動作を進める為である。

同様にして、前マイクロ命令から発せられたオペランド
読み出し要求を、次マイクロ命令の読み出し要求より優
先して処理する。

また、上記実施例では、主メモリとＢＰＵとの間のデー
タバスを６４ビツトとして考えたが、データバスが６４
ビツトより小さい場合は、主メモリのマイクロ命令のア
クセスを複数回に分けて行うことにより対処できる。た
とえば、データバスが３２ビツトの場合は、１つのマイ
クロ命令のアクセスに対して、２回の主メモリアクセス
を行えば良い。すなわち、１回目の主メモリアクセスで
マイクロ命令の上位３２ビツトを、２回目の主メモリア
クセスで、マイクロ命令の下位３２ビツトを読み出せば
良い。

以上の様にすることによって、制御記憶のマイクロ命令
読み出しにエラーが生じても、容易に救済することがで
きる。

【発明の効果〕

本発明によれば、ＲＯＭ上のマイクロ命令の読み出し不
良に対して、簡単な回路を追加するだけで救済すること
ができる。

【図面の簡単な説明】 第１図は、本発明の一実施例のブロック図、第２図及び
第３図は、制御記憶のマイクロ命令アドレスから主メモ
リのマイクロ命令アドレスへの変換回路及び変換結果を
示す説明図、第４図は、タイムチャートである。 ｌ・・・ＲＯＭ、２・・・セレクタ、３・・・エラー検
出部、４・・・ＣＳデータレジスタ、５・・・エラー表
示フラグ、６・・・命令デコーダ、７・・・演算装置、
８・・・メモリ、１８・・・ＢＰＵ、１９・・・マイク
ロ命令アドレス生成回路、２３・・・ペースレジスタ。 、−−−−−−−−−−！二−−一−−尾２凶 第５に 晃４圓 φ 毫算袈！ 制御 Ｌ Ｎｏ！ ＮθＰ ？’ｌｆ１

Claims (1)

【特許請求の範囲】
1. １、主メモリと、主メモリにアドレスを送出するアドレ
   スバスと、主メモリよりデータを受取るデータバスと、
   マイクロ命令格納用制御記憶と、前記マイクロ命令によ
   り制御される演算装置と、前記制御記憶より読み出され
   たマイクロ命令のエラーを検出するエラー検出部とより
   成る情報処理装置において、前記主メモリに、前記制御
   記憶に格納されているマイクロ命令を全て格納し、前記
   エラー検出部にてエラーを検出した場合には、正しいマ
   イクロ命令を主メモリより読み出して実行することを特
   徴とするエラー処理方式。