JPH0520131A - アドレス監視方式 - Google Patents

Abstract

(57)【要約】 【目的】 各パネルのアドレスデコ−ド処理の誤動作を
直ちに検出し、かつ障害発生個所を容易に識別する。 【構成】 プロセッサ１１からアクセス要求があると、
各ユニットのアドレスデコ−ダ１２ｂはアドレスデータ
をデコ−ドし、自分宛アドレスの場合にはイネ−ブル信
号ＥＮＢを出力する。又、アドレス監視回路１２ｃはプ
ロセッサより出力されたアドレスが自分宛以外のもので
あるか監視し、自分宛以外のものであればその旨を示す
ディセ−ブル信号ＤＥＮを出力する。従って、正常動作
時には、信号ＥＮＢ、ＤＥＮが同時にハイレベルとなる
ことはないから、アラ−ム発生部１２ｅからアラ−ムは
出力されない。しかし、障害が発生し、自分宛以外のア
ドレスでアドレスデコ−ダ１２ｂがイネ−ブル信号ＥＮ
Ｂを発生すると、同時にアドレス監視回路１２ｃからデ
ィセ−ブル信号ＤＥＮが発生するため、アラ−ム発生部
１２ｅはアラ−ムＡＬＭを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアドレス監視方式に係わ
り、特にプロセッサからのアクセスによりデータを格納
し及び出力する複数のユニットを備えた装置におけるア
ドレス監視方式に関する。

【０００２】

【従来の技術】プロセッサと、該プロセッサからのアク
セスによりデータを格納し及び出力する複数のユニット
を備えた装置がある。

【０００３】図７はかかる構成を備えた従来の通信制御
装置のブロック図であり、１はプロセッサ（ＣＰＵ）、
２〜４はプロセッサによりアクセスされる第１〜第３パ
ネルであり、第１パネル２は送信制御に関係するデータ
を記憶し、第２パネルは受信制御に関係する各種データ
を記憶し、第３パネルは通信制御全体に関係する各種デ
ータを記憶する。

【０００４】各パネル２〜４はそれぞれ、独自のアドレ
ス領域が割り当てられた記憶部（内部メモリ・レジス
タ）２ａ〜４ａと、プロセッサ１より出力されたアドレ
スが自分宛のアドレスであるかデコ−ドし、自分宛アド
レスの場合には記憶部に対するアクセス動作を許容する
アドレスデコ−ダ２ｂ〜４ｂと、アクセス許容時、すな
わちアドレスデコ−ダ２ｂ〜４ｂからバッファイネ−ブ
ル信号ＢＥＮ₁〜ＢＥＮ₃が出力された時、プロセッサ１
からの書き込みデータあるいは記憶部２ａ〜４ａから読
み出したデータを一時的に記憶する双方向バッファ２ｃ
〜４ｃを備えている。

【０００５】各パネル２〜４の記憶部（内部メモリ・レ
ジスタ）２ａ〜４ａには図８に示すように、それぞれ０
〜９９、１００〜１９９、２００〜２９９のアドレス領
域が割り当てられている。

【０００６】所定パネルの記憶部にデータを書き込む場
合には、プロセッサ１は書き込みデータをデータバスＤ
ＢＳに、書き込みアドレスをアドレスバスＡＢＳに出力
すると共に、図示しないコントロールバスに書き込み命
令を出力する。各パネル２〜４のアドレスデコ−ダ２ｂ
〜４ｂはプロセッサ１から出力されたアドレスが自分宛
のアドレスであるか判断し、自分宛のアドレスであれば
双方向バッファ２ｃ〜４ｃにバッファイネ−ブル信号Ｂ
ＥＮ₁〜ＢＥＮ₃を出力する。これにより、双方向バッフ
ァ２ｃ〜４ｃはプロセッサ１から出力されているデータ
を一時的に記憶して記憶部２ａ〜４ａに入力し、記憶部
２ａ〜４ａはアドレスデコ−ダ２ｂ〜４ｂから入力され
ているアドレスが示す記憶域に該データを書き込む。

【０００７】所定パネルの記憶部からデータを読み出す
場合には、プロセッサ１は読み出しアドレスをアドレス
バスＡＢＳに出力すると共に、図示しないコントロール
バスに読み出し命令を出力する。各パネル２〜４のアド
レスデコ−ダ２ｂ〜４ｂはプロセッサ１から出力された
アドレスが自分宛のアドレスであるか判断し、自分宛の
アドレスであれば双方向バッファ２ｃ〜４ｃにバッファ
イネ−ブル信号ＢＥＮ ₁〜ＢＥＮ₃を出力すると共に、読
み出しアドレスが指示する記憶域からデータを読み出し
て双方向バッファ２ｃ〜４ｃに一時的に記憶してデータ
バスＤＢＳ上に出力し、プロセッサは該データを取り込
む。

【０００８】これにより、正常動作時、プロセッサ１が
アドレス領域０〜９９のいずれかをアクセスすると第１
パネル２の双方向バッファ２ｃがイネ−ブルとなり、該
バッファを介してプロセッサ１１と記憶部１２ａ間でデ
ータの授受が行われ、同様にアドレス領域１００〜１９
９がアクセスされると第２パネル３がイネ−ブルとな
り、またアドレス領域２００〜２９９がアクセスされる
と第３パネル４がイネ−ブルとなり、プロセッサと記憶
部間でデータの授受が行われる。

【０００９】

【発明が解決しようとする課題】プロセッサ１が例えば
アドレス５０をアクセスする時、第１パネル２のみがイ
ネ−ブルになればデータの授受が正常に行われる。しか
し、何等かの原因で第２又は第３パネルもイネ−ブルと
なると、データバスＤＢＳ上でデータの衝突が生じ（読
み出し時）、又、第２、第３パネルの記憶部（内部メモ
リやレジスタ）に誤ったデータが書き込まれてしまい
（書き込み時）、更には、第１パネルがイネ−ブル状態
にならないと、正しく指定アドレスからデータの読み出
し、書き込みができなくなる。

【００１０】しかし、従来は、自パネル宛のアドレスデ
コ−ドの監視を特に行っておらないため、自パネル宛ア
ドレスでないにも拘らず、該アドレスに対して誤動作し
て記憶部のデータを破壊したり、更にはプロセッサのダ
ウンを発生するという問題があった。

【００１１】又、自分宛アドレスにもかかわらず、アク
セス状態にならず、指定アドレスからデータを読み出し
たり、指定アドレスに正しくデータを書き込めない問題
があった。

【００１２】更に、上記のような誤動作が発生する場
合、特にある特定のアドレスのみで誤動作が発生する場
合、その障害個所の特定が困難となり、パネル数が多く
なるほどその特定が一層困難となる問題があった。

【００１３】以上から本発明の目的は、各パネルにおけ
るアドレスデコ−ド動作を常に監視し、データの破壊や
プロセッサのダウンを防止でき、しかも、誤動作発生を
直ちに検出でき、更には障害発生個所を容易に識別でき
るアドレス監視方式を提供することである。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図である。１１はプロセッサ、１２，１３・・プロセッ
サからのアクセスによりデータを格納し及び出力する第
１、第２ユニット（パネル）・・、１２ａは内部メモリ
やレジスタ類を有し、独自のアドレス領域が割り当てら
れた記憶部、１２ｂはプロセッサより出力されたアドレ
スが自分宛のアドレスであるかデコ−ドし、自分宛アド
レスの場合には記憶部に対するアクセス動作を許容する
アドレスデコ−ダ、１２ｃはプロセッサより出力された
アドレスが自分宛以外のアドレスであるか監視するアド
レス監視回路、１２ｅはアラ−ム発生部である。

【００１５】

【作用】プロセッサ１１からアクセス要求があると、各
ユニットのアドレスデコ−ダ１２ｂは、プロセッサより
出力されたアドレスが自分宛のアドレスであるかデコ−
ドし、自分宛アドレスの場合には記憶部１２ａに対する
アクセス動作を許容するイネ−ブル信号ＥＮＢを出力す
る。又、アドレス監視回路１２ｃはプロセッサより出力
されたアドレスが自分宛以外のアドレスであるか監視
し、自分宛以外のアドレスであればその旨を示すディセ
−ブル信号ＤＥＮを出力する。従って、正常動作時に
は、信号ＥＮＢ、ＤＥＮが同時にハイレベルとなること
はないから、アラ−ム発生部１２ｅからアラ−ムＡＬＭ
は出力されず、正常に所定ユニットの指定アドレスから
データの読み／書きが行われる。しかし、障害が発生
し、自分宛以外のアドレスでアドレスデコ−ダ１２ｂが
イネ−ブル信号ＥＮＢを発生すると、アドレス監視回路
１２ｃから同時にディセ−ブル信号ＤＥＮが発生するた
め、アラ−ム発生部１２ｅはアラ−ムＡＬＭを発生す
る。

【００１６】このように、障害が発生して自分宛以外の
アドレスでイネ−ブル信号を発生した場合、該アドレス
が自分宛以外のアドレスであることを確認してアラ−ム
を発生するようにしたから、記憶データの破壊やプロセ
ッサのダウンを防止でき、又、誤動作発生を直ちに検出
でき、障害発生に対する対策を講じることができる。

【００１７】又、障害が発生して自分宛のアドレスにも
拘らずイネ−ブル信号を発生しない場合には、自分宛の
アドレスであることを確認してアラ−ムを発生するよう
にする。このようにすれば、誤動作発生を直ちに検出で
きる。更に、アラ−ム発生時のアドレスを記憶して表示
するようにすれば、障害発生個所（障害発生アドレス）
を容易に識別して対策を講じることができる。

【００１８】

【実施例】全体の構成 図２は本発明のアドレス監視方式を実現する実施例構成
図であり、図１と同一部分には同一符号を付している。

【００１９】１１はプロセッサ（ＣＰＵ）、１２，１
３，１４はプロセッサからのアクセスによりデータを格
納し及び出力する第１、第２、第３パネルであり、同一
の構成を有している。

【００２０】各パネルにおいて、１２ａは各種データを
記憶する内部メモリやレジスタ類で構成された記憶部
で、それぞれ独自のアドレス領域が割り当てられてい
る。例えば、第１パネル１２の記憶部には０〜９９のア
ドレスが割り当てられ、第２パネル１３の記憶部には１
００〜１９９のアドレスが割り当てられ、第３パネル１
４の記憶部には２００〜２９９のアドレスが割り当てら
れている。

【００２１】１２ｂはプロセッサ１１より出力されたア
ドレスが自分宛のアドレスであるかデコ−ドし、自分宛
アドレスの場合には記憶部１２ａに対するアクセス動作
を許容するアドレスデコ−ダであり、アドレスが自分宛
の場合にはハイレベルのイネ−ブル信号ＥＮＢを出力す
ると共に、アドレスデータを記憶部１２ａに出力する。
１２ｃはアドレス監視回路であり、プロセッサ１１より
出力されたアドレスが自分宛以外のアドレスであるか監
視し、自分宛以外のアドレスの場合にはハイレベルのデ
ィセ−ブル信号ＤＥＮを出力し、自分宛アドレスの場合
にはディセ−ブル信号ＤＥＮをロ−レベルにする。この
アドレス監視回路１２ｃは、自分宛以外のアドレスが設
定されたＲＯＭを内蔵している。

【００２２】図３は各パネルにおいてイネ−ブル信号、
ディセ−ブル信号がハイレベルとなるアドレスを示す図
表であり、第１パネルではアドレスが０〜９９でイネ−
ブル信号がハイレベルとなり、１００〜２９９でディセ
−ブル信号がハイレベルとなる。又、第２パネルでは、
アドレスが１００〜１９９でイネ−ブル信号がハイレベ
ルとなり、０〜９９、２００〜２９９でディセ−ブル信
号がハイレベルとなり、更に、第３パネルでは、アドレ
スが２００〜２９９でイネ−ブル信号がハイレベルとな
り、０〜９９でディセ−ブル信号がハイレベルとなる。

【００２３】１２ｄはアクセス許容時にアドレスデコ−
ダ１２ｂから出力されるイネ−ブル信号ＥＮＢにより、
プロセッサ１１からの書き込みデータあるいは記憶部１
２ａからの読み出したデータを一時的に記憶する双方向
バッファである。

【００２４】１２ｅはアラ−ム発生部であり、イネ−ブ
ル信号ＥＮＢとディセ−ブル信号ＤＥＮの論理積を演算
するアンドゲ−ト２１と、アンドゲ−ト出力ＡＬＭに基
づいてアラ−ムを発生するランプ、ブザ−等のアラ−ム
出力部２２と、アンドゲ−ト出力ＡＬＭがハイレベルの
時のアドレスデータを記憶するラッチ回路２３と、ラッ
チされたアドレスデータを表示する誤アドレス表示部２
４を備えている。

【００２５】全体の動作 図４は本発明の動作を説明するための第１パネル１２の
タイムチャ−トであり、プロセッサ１１からアドレスが
１３０→５→１８０→２４０→２００→・・と指定され
た場合である。

【００２６】(a) 正常状態 自分宛以外のアドレス「１３０、１８０、２００」が入
力された場合には、イネ−ブル信号ＥＮＢはロ−レベ
ル、ディセ−ブル信号ＤＥＮはハイレベルとなる。この
ため、双方向バッファ１２ｄにはデータが格納されず、
すなわち記憶部１２ａはアクセスされない。又、アンド
ゲ−ト２１の出力（アラ−ム信号）ＡＬＭはロ−レベル
となっており、アラ−ムは出力されない。

【００２７】一方、自分宛のアドレス「５」が入力され
た場合には、イネ−ブル信号ＥＮＢはハイレベル、ディ
セ−ブル信号ＤＥＮはロ−レベルとなる。このため、双
方向バッファ１２ｄは開き、書き込み時にはプロセッサ
１１からの書き込みデータが、読み出し時には記憶部１
２ａのアドレス「５」から読み出したデータが一時的に
書き込まれる。しかる後、プロセッサ１１からのデータ
は記憶部１２ａの指定アドレス「５」の記憶域に書き込
まれ、あるいは指定アドレス「５」から読み出されたデ
ータはデータバスＤＢＳに出力されてプロセッサ１１に
取り込まれる。

【００２８】(b) 異常状態 自分宛以外のアドレス「２４０」が入力されると、該ア
ドレスに対してアドレスデコ−ダ１２ｂが誤動作してイ
ネ−ブル信号ＥＮＢをハイレベルにする。この時、アド
レス監視回路１２ｃから出力されるディセ−ブル信号Ｄ
ＥＮもハイレベルとなっている。このため、アラ−ム発
生部１２ｅにおけるアンドゲ−ト２１から出力されるア
ラ−ム信号ＡＬＭがハイレベルとなり、アラ−ム出力部
２２からアラ−ムが出力される。又、誤動作した時のア
ドレスデータ「２４０」がラッチ回路２３に記憶され、
誤アドレス表示部２４に表示される。

【００２９】(c) 要約 以上、要約すると、プロセッサ１１からアクセス要求が
あると、各ユニットのアドレスデコ−ダ１２ｂは、プロ
セッサより出力されたアドレスが自分宛のアドレスであ
るか監視し、自分宛アドレスの場合には記憶部１２ａに
対するアクセス動作を許容するハイレベルのイネ−ブル
信号ＥＮＢを出力する。又、アドレス監視回路１２ｃは
プロセッサより出力されたアドレスが自分宛以外のアド
レスであるか監視し、自分宛以外のアドレスであればそ
の旨を示すハイレベルのディセ−ブル信号ＤＥＮを出力
する。

【００３０】従って、正常動作時には、イネ−ブル信号
ＥＮＢとディセ−ブル信号ＤＥＮが同時にハイレベルと
なることはないから、アラ−ム発生部１２ｅからアラ−
ムは出力されず、正常に所定ユニットの指定アドレスか
らデータの読み／書きが行われる。

【００３１】しかし、障害が発生し、自分宛以外のアド
レスでアドレスデコ−ダ１２ｂがイネ−ブル信号ＥＮＢ
をハイレベルにすると、アドレス監視回路１２ｃから同
時にハイレベルのディセ−ブル信号ＤＥＮが発生するた
め、アンドゲ−ト２１の出力であるアラ−ム信号ＡＬＭ
がハイレベルとなり、アラ−ム発生部１２ｅはアラ−ム
を発生し、誤動作を生じたアドレスを表示する。

【００３２】本発明の別の実施例の構成 以上は、自分宛以外のアドレスに対して誤動作した場
合、すなわち、自分宛以外のアドレスに対してアクセス
を許容した場合であるが、逆に、自分宛のアドレスに対
してアクセスを許容しない誤動作もある。

【００３３】図５はかかる誤動作を検出してアラ−ムを
出力する場合の第１パネルの構成図であり、図２と同一
部分には同一符号を付している。尚、第１〜第３パネル
は同一の構成を有している。

【００３４】図５において図２と異なる点は、アンドゲ
−ト２１の代わりにノアゲ−ト３１が設けられている点
である。ノアゲ−ト３１は、イネ−ブル信号ＥＮＢとデ
ィセ−ブル信号ＤＥＮの論理和の否定（ナンド）を演算
し、アクセス時、両信号がロ−レベルになるとハイレベ
ルのアラ−ム信号ＡＬＭ′を出力する。アラ−ム出力部
２２はアラ−ム信号ＡＬＭ′がハイレベルになるとアラ
−ムを発生し、またラッチ回路２３はアラ−ム信号ＡＬ
Ｍ′がハイレベルになると、その時のアドレスデータを
ラッチして誤アドレス表示部２４に表示する。

【００３５】全体の動作 図６は図５の動作を説明するための第１パネル１２のタ
イムチャ−トであり、プロセッサ１１からアドレスが１
３０→５→１８０→７８→２４０→・・と指定された場
合である。

【００３６】(a) 正常状態 自分宛以外のアドレス「１３０、１８０、２４０」が入
力された場合には、イネ−ブル信号ＥＮＢはロ−レベ
ル、ディセ−ブル信号ＤＥＮはハイレベルとなる。この
ため、双方向バッファ１２ｄは開かず、すなわち記憶部
１２ａはアクセスされない。又、ノアゲ−ト３１の出力
（アラ−ム信号）ＡＬＭ′はロ−レベルとなっており、
アラ−ムは出力されない。

【００３７】一方、自分宛のアドレス「５」が入力され
た場合には、イネ−ブル信号ＥＮＢはハイレベル、ディ
セ−ブル信号ＤＥＮはロ−レベルとなる。このため、双
方向バッファ１２ｄは開き、書き込み時にはプロセッサ
１１からの書き込みデータが、読み出し時には記憶部１
２ａのアドレス「５」から読み出したデータが一時的に
書き込まれる。しかる後、プロセッサ１１からのデータ
は記憶部１２ａの指定アドレス「５」の記憶域に書き込
まれ、あるいは指定アドレス「５」から読み出されたデ
ータはデータバスＤＢＳに出力されてプロセッサ１１に
取り込まれる。

【００３８】(b) 異常状態 自分宛のアドレス「７８」が入力されると、該アドレス
に対してアドレスデコ−ダ１２ｂが誤動作してイネ−ブ
ル信号ＥＮＢをハイレベルにせずロ−レベルにする。こ
の時、アドレス監視回路１２ｃから出力されるディセ−
ブル信号ＤＥＮもロ−レベルとなっている。このため、
アラ−ム発生部１２ｅにおけるノアゲ−ト３１から出力
されるアラ−ム信号ＡＬＭ′がハイレベルとなり、アラ
−ム出力部２２からアラ−ムが出力される。又、誤動作
した時のアドレスデータ「７８」がラッチ回路２３に記
憶され、誤アドレス表示部２４に表示される。

【００３９】(c) 要約 以上、要約すると、正常動作時には、イネ−ブル信号Ｅ
ＮＢとディセ−ブル信号ＤＥＮが同時にロ−レベルとな
ることはないから、アラ−ム発生部１２ｅからアラ−ム
は出力されず、正常に所定ユニットの指定アドレスから
データの読み／書きが行われる。

【００４０】しかし、障害が発生し、自分宛のアドレス
でアドレスデコ−ダ１２ｂがイネ−ブル信号ＥＮＢをロ
−レベルにすると、アドレス監視回路１２ｃから出力さ
れるディセ−ブル信号ＤＥＮも同時にロ−レベルになる
ため、アラ−ム発生部１２ｅはアラ−ムを発生し、誤動
作を生じたアドレスを表示する。

【００４１】本発明の別の実施例の構成 以上では、自分宛以外のアドレスに対して誤動作した場
合（図２）と、自分宛のアドレスに対して誤動作した場
合（図５）とを別々に説明したが、両方の誤動作を同時
に検出するように構成することもできる。この場合に
は、図２のアラ−ム発生部１２ｅに図５のノアゲ−ト３
１を組み込むと共に、アンドゲ−ト２１とノアゲ−ト３
１の出力の論理和を演算するオアゲ−トを組み込み、オ
アゲ−ト出力をアラ−ム信号とする。

【００４２】又、以上では、誤動作が生じた時のアドレ
スを１つラッチ回路にラッチさせて表示する場合である
が、ラッチ回路に代えてＦＩＦＯ（ファ−ストイン・フ
ァ−ストアウト）メモリを用いることにより複数アドレ
スの誤動作にも対応するように構成することができる。

【００４３】以上、本発明を実施例により説明したが、
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。

【００４４】

【発明の効果】以上本発明によれば、障害が発生して自
分宛以外のアドレスでイネ−ブル信号が発生した場合、
該アドレスが自分宛以外のアドレスであることを確認し
てアラ−ムを発生するように構成したから、記憶データ
の破壊やプロセッサのダウンを防止でき、誤動作発生を
直ちに検出でき、障害発生に対する対策を講じることが
できる。

【００４５】又、本発明によれば、障害が発生して自分
宛のアドレスにもかかわらずイネ−ブル信号を発生しな
い場合には、自分宛のアドレスであることを確認してア
ラ−ムを発生するように構成したから、誤動作発生を直
ちに検出でき、対策を講じることができる。

【００４６】更に、本発明によれば、アラ−ム発生時の
アドレスを記憶して表示するように構成したから、障害
発生個所を容易に特定して対策を講じることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例構成図である。

【図３】アドレスとイネ−ブル信号、ディセ−ブル信号
の対応図表である。

【図４】図２の動作を説明するためのタイムチャ−トで
ある。

【図５】本発明の別の実施例であるパネルの構成図であ
る。

【図６】図５の動作を説明するためのタイムチャ−トで
ある。

【図７】従来の構成図である。

【図８】アドレス領域説明図表である。

【符号の説明】

１１・・プロセッサ １２，１３・・第１、第２ユニット（パネル） １２ａ・・記憶部 １２ｂ・・アドレスデコ−ダ １２ｃ・・アドレス監視回路 １２ｅ・・アラ−ム発生部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プロセッサと、該プロセッサからのアク
   セスによりデータを格納し及び出力する複数のユニット
   を備えた装置におけるアドレス監視方式において、 各ユニットは、独自のアドレス領域が割り当てられた記
   憶部と、 プロセッサより出力されたアドレスが自分宛のアドレス
   であるかデコ−ドし、自分宛アドレスの場合には記憶部
   に対するアクセス動作を許容するアドレスデコ−ダと、 プロセッサより出力されたアドレスが自分宛以外のアド
   レスであるか監視するアドレス監視回路とを備え、 アドレス監視回路から、アドレスが自分宛以外のアドレ
   スである旨が出力され、かつ、アドレスデコ−ダからア
   クセスが許容された時、アラ−ムを発生することを特徴
   とするアドレス監視方式。
2. 【請求項２】 プロセッサより出力されたアドレスが自
   分宛アドレスである旨がアドレス監視回路から出力され
   ている時、アドレスデコ−ダからアクセスが許容されな
   い場合、アラ−ムを発生することを特徴とする請求項１
   記載のアドレス監視方式。