JPS6219948A - アドレス変換バツフア切り離し制御方式 - Google Patents
アドレス変換バツフア切り離し制御方式Info
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- JPS6219948A JPS6219948A JP60159098A JP15909885A JPS6219948A JP S6219948 A JPS6219948 A JP S6219948A JP 60159098 A JP60159098 A JP 60159098A JP 15909885 A JP15909885 A JP 15909885A JP S6219948 A JPS6219948 A JP S6219948A
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- 238000000926 separation method Methods 0.000 title claims description 6
- 238000006243 chemical reaction Methods 0.000 title abstract description 8
- 238000000034 method Methods 0.000 claims description 8
- 230000006866 deterioration Effects 0.000 abstract 1
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- 238000001514 detection method Methods 0.000 description 10
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- 238000007796 conventional method Methods 0.000 description 2
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
論理アドレス対実アドレスの組の他に、実アドレス対記
憶保護キーも登録するような実アドレス登録をも行うア
ドレス変換バッファ（ＴＬＢ）において、論理アドレス
登録時には意味を持つが、実アドレス登録時には意味を
持たない、例えば、空間識別子の部分に障害が発生した
場合には、該アドレス変換バッファ（ＴＬＢ）を実アド
レス登録専用とし、共用部分に障害が発生した時のみ、
該アドレス変換バッファ（ＴＬＢ）を切り離すようにし
たものである。
憶保護キーも登録するような実アドレス登録をも行うア
ドレス変換バッファ（ＴＬＢ）において、論理アドレス
登録時には意味を持つが、実アドレス登録時には意味を
持たない、例えば、空間識別子の部分に障害が発生した
場合には、該アドレス変換バッファ（ＴＬＢ）を実アド
レス登録専用とし、共用部分に障害が発生した時のみ、
該アドレス変換バッファ（ＴＬＢ）を切り離すようにし
たものである。
本発明はデータ処理装置に係り、特にアドレス変換バッ
ファ（ＴＬＢ）に障害が発生した場合の切り離し制御方
式に関する。
ファ（ＴＬＢ）に障害が発生した場合の切り離し制御方
式に関する。
動的アドレス変換機構（ＤＡＴ）を備えた計算機システ
ムにおいては、プログラムのアドレス分布の局所性に着
目して、一度、上記動的アドレス変換機構（ＤＡＴ）を
用いて論理アドレスに対応する実アドレスを検索すると
、プロセッサ内に設けられているアドレス変換バッファ
（ＴＬＢ）に、当該論理アドレスに対する実アドレスを
対として記憶しておくことにより、プロセッサがプログ
ラムを実行する際には、その大部分が、このアドレス変
換バッファ（ＴＬＢ）をアクセスするだけで、実アドレ
スを得ることができ、等測的なメモリアクセスタイムを
短縮して処理能力の向上を図る方式がとられている。
ムにおいては、プログラムのアドレス分布の局所性に着
目して、一度、上記動的アドレス変換機構（ＤＡＴ）を
用いて論理アドレスに対応する実アドレスを検索すると
、プロセッサ内に設けられているアドレス変換バッファ
（ＴＬＢ）に、当該論理アドレスに対する実アドレスを
対として記憶しておくことにより、プロセッサがプログ
ラムを実行する際には、その大部分が、このアドレス変
換バッファ（ＴＬＢ）をアクセスするだけで、実アドレ
スを得ることができ、等測的なメモリアクセスタイムを
短縮して処理能力の向上を図る方式がとられている。
又、計算機システムの主記憶装置には、特定のアドレス
空間に対応して、該空間の記憶内容を保護する為の記憶
保護キーを持っているが、この記憶保護キーについても
、上記アドレス変換バッファ（ＴＬＢ）に記憶しておき
、メモリアクセスの高速化を図ることが行われている。
空間に対応して、該空間の記憶内容を保護する為の記憶
保護キーを持っているが、この記憶保護キーについても
、上記アドレス変換バッファ（ＴＬＢ）に記憶しておき
、メモリアクセスの高速化を図ることが行われている。
このような機能を備えたアドレス変換バッファ（ＴＬＢ
）に対するヒント率を向上させる為に、大型の計算機シ
ステムにおいては、該アドレス変換バッファ（ＴＬＢ）
を複数個並列に設ける方法がとられている。
）に対するヒント率を向上させる為に、大型の計算機シ
ステムにおいては、該アドレス変換バッファ（ＴＬＢ）
を複数個並列に設ける方法がとられている。
この場合には、該アドレス変換バッファ（ＴＬＢ）の障
害によって、その一つが切り離されたとしても、計算機
システムに与える影響は少ないが、小型、中型の計算機
システムにおいては、コストバーフォマンスの面から、
上記アドレス変換バッファ（ＴＬＢ）は１つしか持って
いないことが多い。
害によって、その一つが切り離されたとしても、計算機
システムに与える影響は少ないが、小型、中型の計算機
システムにおいては、コストバーフォマンスの面から、
上記アドレス変換バッファ（ＴＬＢ）は１つしか持って
いないことが多い。
従って、該アドレス変換バッファ（ＴＬＢ）が障害によ
って切り離されると、上記動的アドレス変換機構（ＤＡ
Ｔ）に対するアクセス回数、及び記憶保護キーに対する
読み出し回数が増加し、該計算機システムの処理能力に
与える影響が大きくなる問題がある。
って切り離されると、上記動的アドレス変換機構（ＤＡ
Ｔ）に対するアクセス回数、及び記憶保護キーに対する
読み出し回数が増加し、該計算機システムの処理能力に
与える影響が大きくなる問題がある。
然して、アドレス変換バッファ（ＴＬＢ）に対する、上
記キー情報の登録に対しては、例えば、空間識別子等は
不要であることに着口し、該キー情報の登録時には意味
を持たない部分に障害が発生した場合には、通常の論理
アドレス−実アドレス変換用としては使用できないが、
実アドレス登録には使用することができることが期待で
きる。
記キー情報の登録に対しては、例えば、空間識別子等は
不要であることに着口し、該キー情報の登録時には意味
を持たない部分に障害が発生した場合には、通常の論理
アドレス−実アドレス変換用としては使用できないが、
実アドレス登録には使用することができることが期待で
きる。
このようにアドレス変換バッファ（ＴＬＢ）の障害検出
をきめ細かくして、該アドレス変換バッファ（ＴＬＢ）
の障害時の処理能力の低下を極力抑止できるアドレス変
換バッファ（ＴＬＢ）切り雛し制御方式％式％ 〔従来の技術〕 第４図は従来のアドレス変換バッファ（ＴＬＢ）の−例
を示した図で、論理アドレス−実アドレス変換機能の他
に、実アドレス登録、例えば、記憶保護キーの登録機能
を備えている。
をきめ細かくして、該アドレス変換バッファ（ＴＬＢ）
の障害時の処理能力の低下を極力抑止できるアドレス変
換バッファ（ＴＬＢ）切り雛し制御方式％式％ 〔従来の技術〕 第４図は従来のアドレス変換バッファ（ＴＬＢ）の−例
を示した図で、論理アドレス−実アドレス変換機能の他
に、実アドレス登録、例えば、記憶保護キーの登録機能
を備えている。
本図において、１が実アドレス登録を行うことができる
アドレス変換バッファ （以下、ＴＬＢと云う）で、各
エントリは有効ピント（Ｖ）、論理登録ビット（１）、
空間識別子（ＳＩＤ）、論理アドレス（ＬＡ） 、実ア
ドレス（ＲＡ）、記憶保護キー（ＫＥＹ）よりなってい
る。２は論理アドレスレジスタ（ＬＡＲ）、 ３は空間
識別子レジスタ（ＳＩＤＲ）、 ４は論理アドレス登録
読み出し指示フラグ（１）、５〜マは比較器（Ｃ）、８
〜１３はパリティチェック回路（Ｐ）、１４は読み出し
指示フラグ（ＲＤ）、 １５はＴＬＢ切り離しフラグ（
ＯＦＦ） 、 １６はパリティエラー発生フラグ（ＰＩ
Ｅ）、 １７はＴＬＢ一致信号を示している。
アドレス変換バッファ （以下、ＴＬＢと云う）で、各
エントリは有効ピント（Ｖ）、論理登録ビット（１）、
空間識別子（ＳＩＤ）、論理アドレス（ＬＡ） 、実ア
ドレス（ＲＡ）、記憶保護キー（ＫＥＹ）よりなってい
る。２は論理アドレスレジスタ（ＬＡＲ）、 ３は空間
識別子レジスタ（ＳＩＤＲ）、 ４は論理アドレス登録
読み出し指示フラグ（１）、５〜マは比較器（Ｃ）、８
〜１３はパリティチェック回路（Ｐ）、１４は読み出し
指示フラグ（ＲＤ）、 １５はＴＬＢ切り離しフラグ（
ＯＦＦ） 、 １６はパリティエラー発生フラグ（ＰＩ
Ｅ）、 １７はＴＬＢ一致信号を示している。
第５図は従来のＴＬＢにおける障害検出の真理値表を示
した図で、第４図と同じ数字、符号は同じ対象物を示し
ている。
した図で、第４図と同じ数字、符号は同じ対象物を示し
ている。
第４図に示されているＴＬＢ １に対する障害検出機構
、及び本図の該障害検出の真理値表から明らかな如く、
従来方式においては、 （１）実アドレス登録エントリを読み出す場合（即ち、
論理アドレス登録読み出しフラグ（１）・０の場合）
： 該実アドレス登録には無関係な空間識別子（ＳＩＤ）は
障害検出の対象外となっている。
、及び本図の該障害検出の真理値表から明らかな如く、
従来方式においては、 （１）実アドレス登録エントリを読み出す場合（即ち、
論理アドレス登録読み出しフラグ（１）・０の場合）
： 該実アドレス登録には無関係な空間識別子（ＳＩＤ）は
障害検出の対象外となっている。
（２）論理アドレス登録エントリを読み出す場合（即ち
、論理アドレス登録読み出しフラグ（１）＝１の場合）
： 読み出し指示フラグ（ＲＤ） １４が“オン゛の時、即
ち、ＴＬＢ １のエントリ読み出し動作の時、当該ＴＬ
Ｂ １に備えられている障害チェック機構の何れかでパ
リティエラーが検出されると、パリティエラー発生フラ
グ（ＰＥ） １６を′オン゛ としている。
、論理アドレス登録読み出しフラグ（１）＝１の場合）
： 読み出し指示フラグ（ＲＤ） １４が“オン゛の時、即
ち、ＴＬＢ １のエントリ読み出し動作の時、当該ＴＬ
Ｂ １に備えられている障害チェック機構の何れかでパ
リティエラーが検出されると、パリティエラー発生フラ
グ（ＰＥ） １６を′オン゛ としている。
該フラグが゛オン° となると、図示していない手段に
より、ＴＬＢ切り離しフラグ（ＯＦＦ） １５がセット
される。
より、ＴＬＢ切り離しフラグ（ＯＦＦ） １５がセット
される。
従って、従来方式においては、空間識別子（ＳＩＤ）の
ように、実アドレス登録では、エラーを無視する部分に
エラーがあった場合でも、該ＴＬＢ ｌは未だ実アドレ
ス登録に関しては有効であるにも拘わらず、Ｔｌ、Ｂ切
り離しフラグ（ＯＦＦ） １５を゛オン゛として該ｒｕ
１を切り離している為、実アドレス登録処理に関して
性能の低下を招く問題があった。
ように、実アドレス登録では、エラーを無視する部分に
エラーがあった場合でも、該ＴＬＢ ｌは未だ実アドレ
ス登録に関しては有効であるにも拘わらず、Ｔｌ、Ｂ切
り離しフラグ（ＯＦＦ） １５を゛オン゛として該ｒｕ
１を切り離している為、実アドレス登録処理に関して
性能の低下を招く問題があった。
本発明は上記従来の欠点に鑑み、ＴＬＢの障害を場合別
に判定し、それに応じた切り離し手段を設けることによ
り、該ＴＬＢに障害が発生した場合にも、できる限りメ
モリアクセスの効率を落とさない方法を提供することを
目的とするものである。
に判定し、それに応じた切り離し手段を設けることによ
り、該ＴＬＢに障害が発生した場合にも、できる限りメ
モリアクセスの効率を落とさない方法を提供することを
目的とするものである。
第１図は本発明の一実施例をブロック図で示したもので
ある。
ある。
本発明においては、論理アドレス対実アドレスの組と、
実アドレス対記憶保護キーの組とを登録しているアドレ
ス変換バッファ（ＴＬＢ）において、論理アドレス登録
と、実アドレス登録とに共通する部分に対する障害を検
出する第１の手段（２１，２５゜１６）と、論理アドレ
ス登録時には必要であるが、実アドレス登録時には必要
でない部分に対する障害を検出する第２の手段（１Ｂ、
２９．２７）と、上記第２の手段で障害が検出された時
には、当該アドレス変換バッファ（ＴＬＢ）を実アドレ
ス登録専用とする第３の手段（２７，２６）とを設け、
上記第１の手段で障害が検出された時には、該アドレス
変換バッファ（ＴＬＢ）を切り離すが、上記第２の手段
で障害が検出された時には、第３の手段によって、実ア
ドレス登録専用のアドレス変換バッファ（ＴＬＢ） と
して使用できるように構成する。
実アドレス対記憶保護キーの組とを登録しているアドレ
ス変換バッファ（ＴＬＢ）において、論理アドレス登録
と、実アドレス登録とに共通する部分に対する障害を検
出する第１の手段（２１，２５゜１６）と、論理アドレ
ス登録時には必要であるが、実アドレス登録時には必要
でない部分に対する障害を検出する第２の手段（１Ｂ、
２９．２７）と、上記第２の手段で障害が検出された時
には、当該アドレス変換バッファ（ＴＬＢ）を実アドレ
ス登録専用とする第３の手段（２７，２６）とを設け、
上記第１の手段で障害が検出された時には、該アドレス
変換バッファ（ＴＬＢ）を切り離すが、上記第２の手段
で障害が検出された時には、第３の手段によって、実ア
ドレス登録専用のアドレス変換バッファ（ＴＬＢ） と
して使用できるように構成する。
即ち、本発明によれば、論理アドレス対実アドレスの組
の他に、実アドレス対記憶保護キーも登録するような実
アドレス登録をも行うアドレス変換バッファ（ＴＬＢ）
において、論理アドレス登録時には意味を持つが、実ア
ドレス登録時には意味を持たない、例えば、空間識別子
（ＳＩＤ）の部分に障害が発生した場合には、該アドレ
ス変換バッファ（ＴＬＢ）を実アドレス登録専用とし、
共用部分に障害が発生した時のみ、該アドレス変換バッ
ファ（ＴＬＢ）を切り離すようにしたものであるので、
実アドレス登録時には無関係な部分に障害が発生した場
合には、２段階のＴＬＢ切り離しく即ち、論理アドレス
登録読み出し時には全面切り離し、実アドレス登録読み
出し時には、実アドレス専用のＴＬＢとする）が実現で
きる為、ＴＬＢに障害が発生した時の性能低下を防止で
きる効果がある。
の他に、実アドレス対記憶保護キーも登録するような実
アドレス登録をも行うアドレス変換バッファ（ＴＬＢ）
において、論理アドレス登録時には意味を持つが、実ア
ドレス登録時には意味を持たない、例えば、空間識別子
（ＳＩＤ）の部分に障害が発生した場合には、該アドレ
ス変換バッファ（ＴＬＢ）を実アドレス登録専用とし、
共用部分に障害が発生した時のみ、該アドレス変換バッ
ファ（ＴＬＢ）を切り離すようにしたものであるので、
実アドレス登録時には無関係な部分に障害が発生した場
合には、２段階のＴＬＢ切り離しく即ち、論理アドレス
登録読み出し時には全面切り離し、実アドレス登録読み
出し時には、実アドレス専用のＴＬＢとする）が実現で
きる為、ＴＬＢに障害が発生した時の性能低下を防止で
きる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明を実施した時の障害検出の真理値表
を示した図であり、第３図は本発明を実施した時のＴＬ
Ｂ不一致信号の真理値表を示した図であり、第４図、第
５図と同じ符号は同じ対象物を示しており、ＴＬＢ １
が実アドレス登録専用であることを示すフラグ（Ｒ）
２６．論理アドレス登録時のみ有効な部分でパリティエ
ラーを検出したことを示すフラグ（ＰＥ１） ２７．ナ
ンド回路２８．及びその関連論理機構が本発明を実施す
るのに必要な機能ブロックである。
り、第２図は本発明を実施した時の障害検出の真理値表
を示した図であり、第３図は本発明を実施した時のＴＬ
Ｂ不一致信号の真理値表を示した図であり、第４図、第
５図と同じ符号は同じ対象物を示しており、ＴＬＢ １
が実アドレス登録専用であることを示すフラグ（Ｒ）
２６．論理アドレス登録時のみ有効な部分でパリティエ
ラーを検出したことを示すフラグ（ＰＥ１） ２７．ナ
ンド回路２８．及びその関連論理機構が本発明を実施す
るのに必要な機能ブロックである。
以下、第１図を参照しながら、第２図、第３図によって
本発明の特徴的なＴＬＩＩ切り離し機構を説明する。
本発明の特徴的なＴＬＩＩ切り離し機構を説明する。
先ず、第２図の障害検出の真理値表を見ると、論理アド
レス登録読み出し指示フラグ（１）＝Ｏの時（即ち、実
アドレス登録の時）には、従来と同じ真理値表になって
いるが、論理アドレス登録読み出し指示フラグ（１）＝
１の時（即ち、論理アドレス登録の時）には、該論理ア
ドレス登録時にのみ関連する部分、即ち、ＴＬＢ １の
空間識別子（ＳＩＤ）部分に障害が発生した時、前述の
フラグ（ＰＥ１） ２７を°オン゛ とするように制御
する。
レス登録読み出し指示フラグ（１）＝Ｏの時（即ち、実
アドレス登録の時）には、従来と同じ真理値表になって
いるが、論理アドレス登録読み出し指示フラグ（１）＝
１の時（即ち、論理アドレス登録の時）には、該論理ア
ドレス登録時にのみ関連する部分、即ち、ＴＬＢ １の
空間識別子（ＳＩＤ）部分に障害が発生した時、前述の
フラグ（ＰＥ１） ２７を°オン゛ とするように制御
する。
そして、８亥フラグ（ＰＥＥ１） ２７が゛オン”にな
ると、図示していない手段により、上記ＴＬＢ １が実
アドレス登録専用であることを示すフラグ（Ｒ） ２６
を゛オン° とする。
ると、図示していない手段により、上記ＴＬＢ １が実
アドレス登録専用であることを示すフラグ（Ｒ） ２６
を゛オン° とする。
該フラグ（Ｒ） ２６が°オン゛の時には、ナンド回路
２８の論理によって、フラグ＜１）が゛オン゛であって
も、実アドレス登録専用のＴＬＢ １に対して、論理ア
ドレス登録読み出しを行うことはできないことを示す為
に、アンド回路２０を閉塞して、ＴＬＢ−敗信号１７を
゛オブ即ち、ＴＬＢ不一致とするように制御する。 （
第３図＊印の欄参照）又、該フラグ（Ｒ） ２６が゛オ
ン゛の時、ナンド回路３０の論理によってアンド回路３
１を閉塞する為、論理アドレス登録用のＴＬＢ １への
ライトイネーブル（ＷＥ）信号は抑止される。
２８の論理によって、フラグ＜１）が゛オン゛であって
も、実アドレス登録専用のＴＬＢ １に対して、論理ア
ドレス登録読み出しを行うことはできないことを示す為
に、アンド回路２０を閉塞して、ＴＬＢ−敗信号１７を
゛オブ即ち、ＴＬＢ不一致とするように制御する。 （
第３図＊印の欄参照）又、該フラグ（Ｒ） ２６が゛オ
ン゛の時、ナンド回路３０の論理によってアンド回路３
１を閉塞する為、論理アドレス登録用のＴＬＢ １への
ライトイネーブル（ＷＥ）信号は抑止される。
これらの論理機構は、当該ＴＬＢ １を実アドレス登録
専用としていることを意味する。
専用としていることを意味する。
又、ＴＬＢ切り離しフラグ（ＯＦＦ） １５に対しては
、フラグ（ＰＥ１）・Ｏで、フラグ（ＰＥ）＝１の時の
み、図示していない手段により ゛オン° とするよう
に制御する。
、フラグ（ＰＥ１）・Ｏで、フラグ（ＰＥ）＝１の時の
み、図示していない手段により ゛オン° とするよう
に制御する。
その他の障害検出機構については、第１図、第４図とを
比較することにより、全〈従来方式と同じであることが
分かる。
比較することにより、全〈従来方式と同じであることが
分かる。
上記、本発明を実施したことによって得られるＴＬＢ切
り離し方式を纏めると、以下のようになる。
り離し方式を纏めると、以下のようになる。
即ち、
この結果、ＴＬＢ １に対する登録制御は下表のように
なる。
なる。
このように、本発明においては、実アドレス登録を行う
機能を備えたＴＬＢにおいては、空間識別子の部分のよ
うに論理アドレス登録時には必要であるが、実アドレス
登録の際には必要でない部分があることに着目し、ＴＬ
Ｉ３にエラーが発生した場合、この部分のエラーである
ことを検出する手段（ＰＥＬフラグ関連）と、この部分
がエラーである場合には、該ＴＬＢを実アドレス登録専
用とする手段（Ｒフラグ関連）とを設け、ＴＬＢ障害発
生時のＴＬＢ切り離し手段を２段階（即ち、全体切り離
しと、実アドレス登録専用）とした所に特徴がある。
機能を備えたＴＬＢにおいては、空間識別子の部分のよ
うに論理アドレス登録時には必要であるが、実アドレス
登録の際には必要でない部分があることに着目し、ＴＬ
Ｉ３にエラーが発生した場合、この部分のエラーである
ことを検出する手段（ＰＥＬフラグ関連）と、この部分
がエラーである場合には、該ＴＬＢを実アドレス登録専
用とする手段（Ｒフラグ関連）とを設け、ＴＬＢ障害発
生時のＴＬＢ切り離し手段を２段階（即ち、全体切り離
しと、実アドレス登録専用）とした所に特徴がある。
以上、詳細に説明したように、本発明のアドレス変換バ
ッファ切り離し制御方式は、論理アドレス対実アドレス
の組の他に、実アドレス対記憶保護キーも登録するよう
な実アドレス登録をも行うアドレス変換バッファ（ＴＬ
Ｂ）において、論理アドレス登録時には意味を持つが、
実アドレス登録時には意味を持たない、例えば、空間識
別子（ＳＩＤ）の部分に障害が発生した場合には、該ア
ドレス変換バッファ（ＴＬＢ）を実アドレス登録専用と
し、共用部分に障害が発生した時のみ、該アドレス変換
バッファ（ＴＬＢ）を切り離すようにしたものであるの
で、実アドレス登録時には無関係な部分に障害が発生し
た場合には、２段階のＴＬＢ切り離しくＹｆｖＪち、論
理アドレス登録読み出し時には全面切り離し、実アドレ
ス登録読み出し時には、実アドレス専用のＴＬＢとする
）が実現できる為、ＴＬＢに障害が発生した時の性能低
下を防止できる効果がある。
ッファ切り離し制御方式は、論理アドレス対実アドレス
の組の他に、実アドレス対記憶保護キーも登録するよう
な実アドレス登録をも行うアドレス変換バッファ（ＴＬ
Ｂ）において、論理アドレス登録時には意味を持つが、
実アドレス登録時には意味を持たない、例えば、空間識
別子（ＳＩＤ）の部分に障害が発生した場合には、該ア
ドレス変換バッファ（ＴＬＢ）を実アドレス登録専用と
し、共用部分に障害が発生した時のみ、該アドレス変換
バッファ（ＴＬＢ）を切り離すようにしたものであるの
で、実アドレス登録時には無関係な部分に障害が発生し
た場合には、２段階のＴＬＢ切り離しくＹｆｖＪち、論
理アドレス登録読み出し時には全面切り離し、実アドレ
ス登録読み出し時には、実アドレス専用のＴＬＢとする
）が実現できる為、ＴＬＢに障害が発生した時の性能低
下を防止できる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は本発明を実施した時の障害検出の真理値表を示
した図。 第３図は本発明を実施した時のＴＬＢ不一致信号の真理
値表を示した図。 第４図は従来のアドレス変換バッファ（ＴＬＢ）の−例
を示した図。 第５図は従来のＴＬＢにおける障害検出の真理値表を示
した図。 である。 図面において、 １はアドレス変換バッファ（ＴＬＢ）。 ２は８ｍｍ子アドレスレジスタＬＡＲ）。 ３は空間識別子レジスタ（Ｓｒ［）ｌ？） 。 ４は論理アドレス登録読み出し指示フラグ（１）。 ５〜７は比較器（Ｃ）。 ８〜１３はパリティチェック回路（Ｐ）。 １４は読み出し指示フラグ（ＲＩＢ）。 １５はＴＬＢ切り離しフラグ（ＯＦＦ） 。 １６はパリティエラー発生フラグ（ＰＥ）。 １７はＴＬＢ一致信号。 ２６はＴＬＢが実アドレス登録専用であることを示すフ
ラグ（Ｒ）。 ２７は論理アドレス登録時のみ有効な部分でパリティエ
ラーを検出したことを示すフラグ（ｒ’Ｅ１） 。 Ｖは有効ピッＩ−，Ｌは論理登録ビット。 ＳＩＤは空間識別子、 ＬＡは論理アドレス。 ＲＡは実アドレス、 ＫＥＹは記憶保護キー。
した図。 第３図は本発明を実施した時のＴＬＢ不一致信号の真理
値表を示した図。 第４図は従来のアドレス変換バッファ（ＴＬＢ）の−例
を示した図。 第５図は従来のＴＬＢにおける障害検出の真理値表を示
した図。 である。 図面において、 １はアドレス変換バッファ（ＴＬＢ）。 ２は８ｍｍ子アドレスレジスタＬＡＲ）。 ３は空間識別子レジスタ（Ｓｒ［）ｌ？） 。 ４は論理アドレス登録読み出し指示フラグ（１）。 ５〜７は比較器（Ｃ）。 ８〜１３はパリティチェック回路（Ｐ）。 １４は読み出し指示フラグ（ＲＩＢ）。 １５はＴＬＢ切り離しフラグ（ＯＦＦ） 。 １６はパリティエラー発生フラグ（ＰＥ）。 １７はＴＬＢ一致信号。 ２６はＴＬＢが実アドレス登録専用であることを示すフ
ラグ（Ｒ）。 ２７は論理アドレス登録時のみ有効な部分でパリティエ
ラーを検出したことを示すフラグ（ｒ’Ｅ１） 。 Ｖは有効ピッＩ−，Ｌは論理登録ビット。 ＳＩＤは空間識別子、 ＬＡは論理アドレス。 ＲＡは実アドレス、 ＫＥＹは記憶保護キー。
Claims (1)
- 【特許請求の範囲】 論理アドレス対実アドレスの組と、実アドレス対記憶保
護キーの組とを登録しているアドレス変換バッファ（Ｔ
ＬＢ）（１）において、 論理アドレス登録と、実アドレス登録とに共通する部分
に対する障害を検出する第１の手段（２１、２５、１６
）と、 論理アドレス登録時には必要であるが、実アドレス登録
時には必要でない部分に対する障害を検出する第２の手
段（１８、２９、２７）と、上記第２の手段で障害が検
出された時には、当該アドレス変換バッファ（ＴＬＢ）
（１）を実アドレス登録専用とする第３の手段（２７、
２６）とを設け、上記第１の手段で障害が検出された時
には、該アドレス変換バッファ（ＴＬＢ）（１）を切り
離すが、上記第２の手段で障害が検出された時には、第
３の手段によって、実アドレス登録専用のアドレス変換
バッファ（ＴＬＢ）（１）として使用できるように制御
することを特徴とするアドレス変換バッファ切り離し制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159098A JPS6219948A (ja) | 1985-07-18 | 1985-07-18 | アドレス変換バツフア切り離し制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159098A JPS6219948A (ja) | 1985-07-18 | 1985-07-18 | アドレス変換バツフア切り離し制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219948A true JPS6219948A (ja) | 1987-01-28 |
Family
ID=15686193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159098A Pending JPS6219948A (ja) | 1985-07-18 | 1985-07-18 | アドレス変換バツフア切り離し制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008087815A (ja) * | 2006-09-29 | 2008-04-17 | Yoshino Kogyosho Co Ltd | 位置合わせ容器 |
-
1985
- 1985-07-18 JP JP60159098A patent/JPS6219948A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008087815A (ja) * | 2006-09-29 | 2008-04-17 | Yoshino Kogyosho Co Ltd | 位置合わせ容器 |
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