JPS63192147A - コンピユ−タシステムにおけるメモリ用インタフエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータシステム、特にマイクロコンピ
ュータシステムにおけるメモリシステムと中央処理部（
ＣＰＵ）とのインタフェイス回路に関する。

［従来の技術〕 従来、マイクロコンピュータシステムにおいては、デー
タ記憶部の信頼性の向上を図るため、記憶データとして
必要な長さのデータにパリティチェック用ビット等を加
えて記憶し、かつ、データの誤りチェックおよびデータ
の訂正機能を有するＥ　２　Ｃ＊ダイナミックＲＡＭコ
ントローラのようなメモリコントローラを使用・する方
法が広く用いられている（　Ｅ　Ｚ　Ｃ２ダイナミック
ＲＡＭコントローラ、ナショナルセミコンダクタ社、イ
ンタフェイスデータハンドブック、第７・７２〜７・７
５頁参照）。

〔発明が解決しようとする問題点〕

しかし、上記コントローラにおいては、誤りチェックお
よび訂正のための演算を必要とするために余計な時間を
必°要とするものであった。このことはコンピュータの
処理能力の低下を招くこととなる。また、パリティチェ
ックのみでは、パリティチェックにより検出できない誤
りに対しては対応できず、訂正可能な誤りに限界がある
。

一方、従来から、メモリシステムに冗長性を持たせて、
信頼性を向上させる方式が考えられてはいたが、記憶素
子のコストが高価であったため、実際には行なわれてい
なかった。

本発明の目的は、コンピュータシステムにおいて、中央
処理部とメモリシステムの各記憶素子間のデータ転送に
要する種々の処理に起因する処理能力の低下防止ととも
に、データの訂正を確実に行いつる信頼性の高いメモリ
用インタフェイス回路を提供することにある。

〔問題点を解決するための手段〕

本発明においては、複数（３つ以上）の各々独立した記
憶領域を、中央処理部からみたとき、全と同一アドレス
空間上に配置して冗長性を持たせ、中央処理部からこれ
らの記憶領域へ書き込むときは、平行して各々の記憶領
域の対応する空間にデータを書き込むことができるよう
にする。一方、中央処理部がこれらの領域からデータを
読み出すときは、ＯＲ回路とＡＮＤ回路により構成され
る多数決論理回路を各々の記憶領域からデータを通すこ
とにより、常に最も信頼性の高いデータを中央処理部へ
時間遅れなく転送する。このような方式のインタフェイ
ス回路を中央処理部と記憶領域間に入れることにより、
上記目的は達成される。

ここに１時間遅れなく転送するというのは、中央処理部
と各記憶素子間のデータ転送に際し、インタフェイス回
路内でのオーバヘッド時間を数ゲート分の無視できる値
で転送することである。

すなわち、本発明は、コンピュータシステムにおいて、
中央処理部において使用するデータをそれぞれ同一アド
レス空間上に記憶して前記中央処理部により同時にアク
セス可能な複数並列の記憶領域を有する冗長性メモリと
、前記各記憶領域からの各記憶データのうち最も多く一
致するデータのみを前記中央処理部に送出する多数決論
理回路と、を備えたことを特徴とするものである。

〔作用〕

上記本発明の構成によれば、まず、記憶領域は複数の部
分に分割され、冗長性を持つ構造となっている。中央処
理部とこれら記憶領域を結合する回路は、多数決論理に
基づいた論理構造を持っている。それによって、中央処
理部がこの記憶領域内のある番地のデータを読み込もう
としたとき。

分割された記憶領域各々からデータがこのインタフェイ
ス部に送られ、この回路内で最も多くの一致を見たデー
タのみが中央処理部へ転送される。

これによって、信頼性の高いデータが中央処理部へ遅延
なく転送されることが可能となる。

〔実施例〕

、以下１本発明の実施例を第１図および第２図により説
明する。

コンピュータ部（中央処理部）１より、メモリ内へデー
タを書き込む場合、コンピュータ部１からアドレスバス
７を通して、書き込むメモリのアドレスが設定される。

データはデータバス６を通してメモリシステム側へ転送
される。このとき、第２図の書き込みライン１９を通し
て、第１．第２、第３の記憶領域３，４．５に同一のデ
ータが転送される。このデータは、デートを通る遅延時
間分（約Ｉｏｎ秒）遅れて、各記憶領域３，４゜５に転
送され、コンピュータ部１からのコントロール信号バス
内の書き込み命令パルスにより、データが各記憶３，４
．５に書き込まれる。

次に、コンピュータ部１がメモリシステムからデータを
読み出す場合は、読み出すデータの領域を示すアドレス
が、アドレスバス７にコンピュータ部１から出される。

各々の記憶領域３，４．５では、対応するアドレスのデ
ータが各データバス１１３．１４．１５に送られる。こ
のデータは、ＡＮＤ回路１８により、一致しているかど
うかを確認される。この信号はＮＯＲ回路１２に送られ
、ここで、少なくとも２つ以上の記憶領域からのデータ
が一致したデータのみが、コンピュータ部１のデータバ
ス６に送出される。

これにより、同時に２つの記憶領域内の同一アドレスの
同一ビットのデータが誤まらない限り、コンピュータ部
１は常に正しいデータをメモリシステムから得ることが
可能となる。この結果、メモリシステムのデータ信頼性
は向上する。

さらに、もし、１つの記憶領域のデータが誤まりを発生
した場合は、エラー検出回路１６によりエラー発生を示
す信号がコンピュータ部１に送られ、コンピュータ部１
は正しいデータを得るとともに、エラーの発生を認知す
ることができる。

また、この回路によるデータ遅延時間は、ゲートの遅延
時間分（約３０ｎ秒）であるから無視できる値であり、
コンピュータの処理速度には全く影響を与えない。

このように、本発明によれば、メモリシステムからのデ
ータの信頼度を大幅に向上させることができる。

例えば、メモリの故障率は、通常１パツケージに対して
５０Ｆｉｔであるから、異なる記憶領域の同一メモリＩ
Ｃが２個同時に故障する確率は、約１０−１１１となり
、その故障率は飛躍的に低下することができる。そして
、この場合のみが、本メモリシステムにおける最大の故
障率となる。

なお、このメモリシステムは、現在すでに稼動している
コンピュータシステムにおいても、そのインタフェイス
部分の簡易性から装着することができる。

〔発明の効果〕

以上に述べたように、本発明によれば、中央処理部から
の記憶領域へのアクセスに対し、複数の各記憶領域から
データが送出され、多数決論理回路において最も多く一
致したデータのみが中央処理装置に転送されることにな
るので信頼性の高いデータを読み出すことができる。ま
た、従来のように、信号の誤り検出のための演算を必要
とせず。

かつ、誤り検出の限界も改善されるため、高信頼性デー
タを遅れ時間なく転送可能であり、その分だけ中央処理
装置の処理能力低下を防止できる。

【図面の簡単な説明】

第１図は、冗長性を持ったメモリシステムを有するコン
ピュータシステムのブロック図、第２図は第１図の多数
決論理回路を中心とするインタフェイス部の１ビツトに
対してみた場合の論理回路図である。 １・・・コンピュータ部、２・・・多数決論理回路、３
゜４．５・・・記憶領域。

Claims (1)

【特許請求の範囲】
1. １、コンピュータシステムにおいて、中央処理部におい
   て使用するデータをそれぞれ同一アドレス空間上に記憶
   して前記中央処理部により同時にアクセス可能な複数並
   列の記憶領域を有する冗長性メモリと、前記各記憶領域
   からの各記憶データのうち最も多く一致するデータのみ
   を記憶中央処理部に送出する多数決論理回路と、を備え
   たことを特徴とするコンピュータシステムにおけるメモ
   リ用インタフェイス回路。