JPS58201142A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS58201142A JPS58201142A JP57083030A JP8303082A JPS58201142A JP S58201142 A JPS58201142 A JP S58201142A JP 57083030 A JP57083030 A JP 57083030A JP 8303082 A JP8303082 A JP 8303082A JP S58201142 A JPS58201142 A JP S58201142A
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- JP
- Japan
- Prior art keywords
- information
- error
- memory
- pieces
- microprogram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は情報処理システムにおけるマイクロプログラム
制御装置に係り、特にメモリーの記憶情報に誤りがあっ
た場合に好適なマイクロプログラム制御方式に関する。
制御装置に係り、特にメモリーの記憶情報に誤りがあっ
た場合に好適なマイクロプログラム制御方式に関する。
従来技術
本発明を１０８形磁気テープ制御装置を用いて説明する
。第１図は磁気テープ制御装置を含む情報処理システム
の概要である′。図により書込み動作の場合は中央処理
装置１から送出された。
。第１図は磁気テープ制御装置を含む情報処理システム
の概要である′。図により書込み動作の場合は中央処理
装置１から送出された。
書込み情報はチャネル装置２を通りチャネルインタフェ
ース３を介して磁気テープ制御装置４に送出される。磁
気テープ制御装置４は書込み。
ース３を介して磁気テープ制御装置４に送出される。磁
気テープ制御装置４は書込み。
読出し制御を行な５マイクロプログラムを格納するメモ
リー５と、メモリーに格納されている記憶情報の読出し
アドレス６を逐一指定し、指定されたアドレスによりメ
モリーから読出された記憶情報７に基すいて命令を実行
するマイクロプロセッサ−８からなるマイクロプログラ
ム制御部９およびチャネルインタフー−ス回路。
リー５と、メモリーに格納されている記憶情報の読出し
アドレス６を逐一指定し、指定されたアドレスによりメ
モリーから読出された記憶情報７に基すいて命令を実行
するマイクロプロセッサ−８からなるマイクロプログラ
ム制御部９およびチャネルインタフー−ス回路。
書込み、読出し回路およびＭＴＵインタフ一ス回路から
なるハード論理１０から構成される。
なるハード論理１０から構成される。
さてチャネルインタフェース３を介して送られてぎた書
込み情報はマイクロプログラム制御部９およびハード論
理１０の制御のもとにＭＴＵインタフェース１１を介し
て磁気テープ装置１２に送。
込み情報はマイクロプログラム制御部９およびハード論
理１０の制御のもとにＭＴＵインタフェース１１を介し
て磁気テープ装置１２に送。
出され、記録媒体である磁気テープ上に記録される。読
取り動作の場合は書込み動作の逆のルートで、磁気テー
プ上の情報が中央処理装置１に送出される。
取り動作の場合は書込み動作の逆のルートで、磁気テー
プ上の情報が中央処理装置１に送出される。
磁気テープ制御装置４では従来からメモリー５から読出
された記憶情報Ｚ上に誤りがないかどうかを検査するた
めにパリティチーツク１３を行なっているが、この検査
では複数ビット同時誤りが起きた場合にはパイティエラ
ーにならない等の問題がある。
された記憶情報Ｚ上に誤りがないかどうかを検査するた
めにパリティチーツク１３を行なっているが、この検査
では複数ビット同時誤りが起きた場合にはパイティエラ
ーにならない等の問題がある。
第２図は磁気テープ制御装置４がマイクロプログラム制
御を行なう時の一般的な流れ線図である。図により起動
待ちルーチン１４は記憶手段をスキャンして起動があっ
た場合にそれを見出すためのルーチンである。起動ルー
チン１５は起動が見出された後で、コマンドを取込むル
ーチンで、そのコマンドでステータスのチェックを行な
い、実行の可否を応答するルーチンである。
御を行なう時の一般的な流れ線図である。図により起動
待ちルーチン１４は記憶手段をスキャンして起動があっ
た場合にそれを見出すためのルーチンである。起動ルー
チン１５は起動が見出された後で、コマンドを取込むル
ーチンで、そのコマンドでステータスのチェックを行な
い、実行の可否を応答するルーチンである。
イニシャルステータス送出ルーチン１６は起動ルーチン
１５の結果により、イニシャルステータスを送出するル
ーチンである。ライト系ルーテン１７は書込みの場合の
ルーチン、リード系ルーチン１８は読取りの場合のルー
チン、エンドル−チン１９はエンド処理のためのルーチ
ン、割込み処理ルーチン２０は割込み処理のためのルー
チンである。上記各ルーチンは複数のマイクロ命令から
成っており、各マイクロ命令は磁気テープ制御装置４内
のメモリー５に格納されており、アドレスにより順次読
出されて実行されてゆくものである。
１５の結果により、イニシャルステータスを送出するル
ーチンである。ライト系ルーテン１７は書込みの場合の
ルーチン、リード系ルーチン１８は読取りの場合のルー
チン、エンドル−チン１９はエンド処理のためのルーチ
ン、割込み処理ルーチン２０は割込み処理のためのルー
チンである。上記各ルーチンは複数のマイクロ命令から
成っており、各マイクロ命令は磁気テープ制御装置４内
のメモリー５に格納されており、アドレスにより順次読
出されて実行されてゆくものである。
従って、あるルーチン実行中に記憶情報にパリティエラ
ーとなる誤りが生じメモリエラーになると、そのルーチ
ン以降の処理が出来なくなり、情報処理システムのシス
テムダウントナってしまう。またイニシャルステータス
送出ルーチン１６でパリティチーツクで検出出来ない複
数ビット同時誤りが発生した場合に、意に反して。
ーとなる誤りが生じメモリエラーになると、そのルーチ
ン以降の処理が出来なくなり、情報処理システムのシス
テムダウントナってしまう。またイニシャルステータス
送出ルーチン１６でパリティチーツクで検出出来ない複
数ビット同時誤りが発生した場合に、意に反して。
ライト系ルーチン１７にジャンプしてしまうと磁気テー
プ上に記録されている重要なデータが破壊されてしまう
とめう問題があった。
プ上に記録されている重要なデータが破壊されてしまう
とめう問題があった。
発明の目的
本発明の目的はマイクロプログラム制御装置において、
メモリーの記憶情報に誤りがあった一場合、情報処理シ
ステムが即システムダウンとなるような障害を一時回避
し、また誤った処理がなされることによりデータ破壊等
の障害を防止−ｆるようなマイクロプログラム制御装置
を提供することにある。
メモリーの記憶情報に誤りがあった一場合、情報処理シ
ステムが即システムダウンとなるような障害を一時回避
し、また誤った処理がなされることによりデータ破壊等
の障害を防止−ｆるようなマイクロプログラム制御装置
を提供することにある。
情報処理システムのデータ処理の高度化によりマイクロ
プログラムの処理ステップ数が増し。
プログラムの処理ステップ数が増し。
更にマイクロプロセッサ−の処理の高速化により、従来
のハードウェアーがマイクロプログラム処理に移行する
につれ、マイクロプログラムを格納するメモリ容量が増
大する傾向にある。
のハードウェアーがマイクロプログラム処理に移行する
につれ、マイクロプログラムを格納するメモリ容量が増
大する傾向にある。
それに従い、メモリ障害の発生確率が従来に比べて高く
なりメモリ障害に起因する障害が重要。
なりメモリ障害に起因する障害が重要。
な問題となってくる。そのためメモリ障害に対゛して装
置に余裕度を持たせ、情報処理システムの信頼度の向上
を計ったものである。
置に余裕度を持たせ、情報処理システムの信頼度の向上
を計ったものである。
発明の実施例
以下１本発明の一実施例を第・３図により説明する。図
によりＭ Ｅ Ｍ （１）２１ 、 Ｍ Ｅ Ｍ （２
１２２は同じ。
によりＭ Ｅ Ｍ （１）２１ 、 Ｍ Ｅ Ｍ （２
１２２は同じ。
内容のマイクロプログラムを格納するメモリー、。
ＰＥ１検出回路２５はＭＥＭｌから読出された記憶情報
のパリティ検査を行ないパリティエラー。
のパリティ検査を行ないパリティエラー。
を検出する回路、ＰＥ２検出回路２４はＭＥＭ２から読
出された記憶情報のパリティ検査を行なｆｌ いパリティエラーを検出する回路、ＢＩＴ Ｕ′ＮＭ
ＡＣＢ検出回路２５は記憶情報（１）２６．記憶情報（
２）２７の情報ビット毎に比較を行ない、記憶情報（ｉ
）＊ （２’の情報ビットが一致していないことを検出
する回路、５ＥＬ２Ｂはエラーによって記憶情報（１）
、 （２）を切替える回路、メモリエラーＦ・Ｆ２７
はメモリエラーを保持する回路等により本発明は構成さ
れる。
出された記憶情報のパリティ検査を行なｆｌ いパリティエラーを検出する回路、ＢＩＴ Ｕ′ＮＭ
ＡＣＢ検出回路２５は記憶情報（１）２６．記憶情報（
２）２７の情報ビット毎に比較を行ない、記憶情報（ｉ
）＊ （２’の情報ビットが一致していないことを検出
する回路、５ＥＬ２Ｂはエラーによって記憶情報（１）
、 （２）を切替える回路、メモリエラーＦ・Ｆ２７
はメモリエラーを保持する回路等により本発明は構成さ
れる。
次に本発明の動作について説明する。ＭＰ８’から指定
された読出しアドレスはＭ Ｅ Ｍ （１）２１ 。
された読出しアドレスはＭ Ｅ Ｍ （１）２１ 。
Ｍ Ｅ、Ｍ （２１２２両方に送出され。記憶情報（１
１２６９，（２）２７が読出される。記憶情報（１）２
６．（２）２７はＰＥ１検出回踏２３．ＰＥ２検出回路
２４でパリティ検査が行なわれると同時にＢＩＴ Ｕ
Ｎｕ、ｑｃＨ検出回路２５で記憶情報（１１２６，（２
）２７の情報ビット毎−に比較を行なう。ここでエラー
の状態によって。
１２６９，（２）２７が読出される。記憶情報（１）２
６．（２）２７はＰＥ１検出回踏２３．ＰＥ２検出回路
２４でパリティ検査が行なわれると同時にＢＩＴ Ｕ
Ｎｕ、ｑｃＨ検出回路２５で記憶情報（１１２６，（２
）２７の情報ビット毎−に比較を行なう。ここでエラー
の状態によって。
説明すると。
（１）記憶情報（１）２６にパリティエラーが検出され
た場合は、記憶情報（２）２７の内容が正しいとみなさ
れ、ＰＥ１検出回路２６の出力２９が′１“となりイン
バータ３０を通りＡＮＤゲート３１はデゲートされる。
た場合は、記憶情報（２）２７の内容が正しいとみなさ
れ、ＰＥ１検出回路２６の出力２９が′１“となりイン
バータ３０を通りＡＮＤゲート３１はデゲートされる。
そのため５ＥＬ２Ｂの出力３２は記憶情報（２１２７の
内容となりＭＰｆ３は正常な動作を行なう。 。
内容となりＭＰｆ３は正常な動作を行なう。 。
（２）記憶情報（２）２７にパリティエラーが検出され
た場合は、記憶情報（＋ ＋ ２６の内容が正しいとみ
なさ１］ れ、ＰＥ２検出回路２４の出力３３が１となりインバー
タ３４を通りＡＩＶＤゲート６５はデゲートされる。そ
のため５ＥＬ２８の出力３２は記憶情報（１”１２６の
内容となりＭＰ８は正常な動作を行なう。
た場合は、記憶情報（＋ ＋ ２６の内容が正しいとみ
なさ１］ れ、ＰＥ２検出回路２４の出力３３が１となりインバー
タ３４を通りＡＩＶＤゲート６５はデゲートされる。そ
のため５ＥＬ２８の出力３２は記憶情報（１”１２６の
内容となりＭＰ８は正常な動作を行なう。
（６）記憶情報（１１２６，（２＋２７に同時にパリテ
ィエラー゛が検出された場合は記憶情報（１）、 （２
）両方の内容共疑わしいとみなされ、ＡＮＤゲート３６
．ＯＲゲート６７のルートでメモリエラーＦ、Ｆ２７に
メ。
ィエラー゛が検出された場合は記憶情報（１）、 （２
）両方の内容共疑わしいとみなされ、ＡＮＤゲート３６
．ＯＲゲート６７のルートでメモリエラーＦ、Ｆ２７に
メ。
モリエラーがセットされ、その出力３８がＭＰ８に送出
されるとＭＰは但ちに処理を中断し、ハ。
されるとＭＰは但ちに処理を中断し、ハ。
−ド論理１０にメモリエラーであることを知らせ。
る。
（４）記憶情報（１）２６． （２）２７にパリティエ
ラーがなく、ＢＩＴ ＵＮＭＡＣＨが検出された場合
は複数。
ラーがなく、ＢＩＴ ＵＮＭＡＣＨが検出された場合
は複数。
ビット同時誤りが記憶情報（１１、（２＋のどちらかに
１１、起きているのでこの場合はＢＩＴ ＵＮＭＡＣ
Ｈ検出回路２５の出力３９が“１″となり、ＡＮＤゲー
）４０．ＯＲゲート３７のルートでメモリエラーＦ・Ｆ
２７にメモリエラーがセットされ、その後は（３）と同
様となる。
１１、起きているのでこの場合はＢＩＴ ＵＮＭＡＣ
Ｈ検出回路２５の出力３９が“１″となり、ＡＮＤゲー
）４０．ＯＲゲート３７のルートでメモリエラーＦ・Ｆ
２７にメモリエラーがセットされ、その後は（３）と同
様となる。
（５）記憶情報（１）２６． （２１２７にパリティエ
ラーがなくＢＩＴ ＵＮＭ、ａｃＨも検出されなかっ
た場合には、記憶情報（１１、（２１の内容は正しく、
この場合はＡＮＤゲート４０によりＡＩＶＤゲート３５
はデゲートされ、優先して記憶情報（１）の内容がＳＥ
・ ７ Ｌ２Ｂの出力３２に選択される。
ラーがなくＢＩＴ ＵＮＭ、ａｃＨも検出されなかっ
た場合には、記憶情報（１１、（２１の内容は正しく、
この場合はＡＮＤゲート４０によりＡＩＶＤゲート３５
はデゲートされ、優先して記憶情報（１）の内容がＳＥ
・ ７ Ｌ２Ｂの出力３２に選択される。
発明の効果
本発明によれば、メモリーの記憶情報に誤りがあった場
合、同じ内容のメモリーを２つ持つ。
合、同じ内容のメモリーを２つ持つ。
ことにより情報処理システムが即システムダウーンとな
るような障害を一時回避し、また誤った処理がなされる
ことによるデータ破壊等の障害。
るような障害を一時回避し、また誤った処理がなされる
ことによるデータ破壊等の障害。
を防止する効果がある。
第１図は情報処理システムの概要説明図、第０
２図は磁気テープ制御装置のマイクロブ０グラム制御の
一般的な流れ図、第３図は本発明の一実施例のブロック
図である。 ２１ 、２２・・・マイクロプログラムを格納するメモ
リー、２５ 、２４・・・パリティエラー検出回路、２
５・・・ＢＩＴ ＵＮＭＡＣ’Ｈ検出回路、２８・・
・切替回路。
一般的な流れ図、第３図は本発明の一実施例のブロック
図である。 ２１ 、２２・・・マイクロプログラムを格納するメモ
リー、２５ 、２４・・・パリティエラー検出回路、２
５・・・ＢＩＴ ＵＮＭＡＣ’Ｈ検出回路、２８・・
・切替回路。
Claims (1)
- 【特許請求の範囲】 １、 マイクロプログラムを格納するメモリーとマイク
ロプログラム命令を実行するマイクロプロセッサーとマ
イクロプロセッサ−の実行に必。 要な情報を提供するハード論理よりなる制御装置におい
て、同じマイクロプログラムを格納するメモリーを２つ
もち、一方のメモリーの記憶情報に誤りがあった場合、
他方のメモリーの記１゜憶情報により情報処理を正しく
行なう手段と。 ２つのメモリーの記憶情報を比較する手段を備え、メモ
リーの故障により誤った情報処理が行なわれるのを防止
することを特徴とするマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083030A JPS58201142A (ja) | 1982-05-19 | 1982-05-19 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083030A JPS58201142A (ja) | 1982-05-19 | 1982-05-19 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201142A true JPS58201142A (ja) | 1983-11-22 |
Family
ID=13790829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083030A Pending JPS58201142A (ja) | 1982-05-19 | 1982-05-19 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0239299A2 (en) * | 1986-03-28 | 1987-09-30 | Tandem Computers Incorporated | Overlapped control store |
| JPH01102663A (ja) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | 制御記憶装置 |
-
1982
- 1982-05-19 JP JP57083030A patent/JPS58201142A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0239299A2 (en) * | 1986-03-28 | 1987-09-30 | Tandem Computers Incorporated | Overlapped control store |
| JPH01102663A (ja) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | 制御記憶装置 |
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