JPS62212751A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュ記憶を有するデータ処理装置に係り
、特にキャッシュ記憶の誤り検出を高速化したデータ処
理装置に関する。

〔従来の技術〕

キャッシュ記憶方式は、主記憶装置の内容の一部のコピ
ーを高速のキャッシュ記憶上に持ち、処理装置から主記
憶装置へのアクセスをキャッシュ記憶に対して行うこと
で処理の高速化を計るものである。

第３図は主記憶￥ｉＷ１の構成例を示したもので。

アドレスは１エントリ４バイトを単位として８Ｍエント
リ（３２Ｍバイト空間）に１つずつ付けられており、こ
のアドレスは上位と下位に分けて示されている。

第４図はキャッシュ記憶の構成例を示すもので、データ
アレイには主記憶装置のデータに対応する４バイト長の
データが格納され、そのエントリ番号、つまりキャッシ
ュ上のアドレスは、当該データの主記憶上のアドレスの
下位と一致するゆまたこの主記憶上のアドレスの上位部
分は同じキャッシュアドレスのディレクトリに格納され
、このディレクトリデータの冗長符号が同じキャッシュ
アドレスの冗長符号アレイに格納されている。

主記憶装置のデータをキャッシュ記憶に登録する場合は
、そのデータの主記憶装置のアドレス下位によってキャ
ッシュがアクセスされ、データアレイ、ディレクトリ及
び冗長符号アレイの該当するエントリに上記データ、上
記主記憶上のアドレス上位、及び該アドレス上位の冗長
符号が夫々格納される。一方キャッシュ記憶が読み出さ
れる場合、アクセスアドレスの下位部によりエントリが
選択され、ディレクトリに登録されたアドレス上位とア
クセスアドレスの上位部を比較することにより、キャッ
シュ記憶上にアクセスアドレスのデータが登録されてい
るかどうかが判定される。但しこの判定と同時にキャッ
シュ上の選択されたディレクトリから読み出されたアド
レス上位データの誤り検出を行う、このために、特公昭
６〇−４３５４１に示されているように、キャッシュ記
憶への書き込み時に上位アドレス（ディレクトリへ書き
込むデータ）から冗長符号を生成してこれが前記の冗長
符号アレイに格納されており、従ってキャッシュ記憶の
読み出し時には、ディレクトリから読み出した上位アド
レスデータと冗長符号アレイに対して誤り検出を行う、
第５図はこの検出をパリティチェックで行う場合の回路
例であって、ＤＩＲＯ〜１０はディレクトリからの読み
出しデータの各ビット、ＯＤＤは冗長符号アレイからの
読み出しデータビットである。このような回路によって
誤りがないと判定されかつ前述のようなアドレスの比較
によってキャッシュ上のデータがあるという判定が行わ
れると対応データがキャッシュから読み出され、そうで
なければ対応データ等が主記憶装置からキャッシュ上へ
前述のように書き込まれ、同時にデータが読み出される
。

以上のようなキャッシュ記憶は、主記憶よりも容量が非
常に小さくて高速動作可能であるので、アクセスデータ
がキャッシュ上に存在する確率が十分大きければ、主記
憶装置へのアクセスを高速化できる。

〔発明が解決しようとする問題点〕

データ読み出しのプロセスは、ディレクトリ及び冗長符
号アレイの読み出し、これらのデータの誤り検出及びキ
ャッシュ上のデータ有無の検出、データ読み出しの順に
進めらられる。このうち、近年の半導体技術の進歩によ
り、メモリ素子のアクセスは高速化されてキャッシュか
らの諸データの読み出しは高速化されてきているが、も
う一つの処理ステップの処理時間に問題があった。つま
りディレクトリからの読み出したアドレスとアクセスア
ドレス上位との比較時間に比べ、ディレクトリからの読
み出しアドレス及び冗長符号アレイの誤り検出は第５図
で説明したような多段の排他的論理和演算を必要とし、
これが大きな時間を特徴とする特に主記憶の容量が大き
くなるとディレクトリのエントリのビット数が増大し、
これの検査の時間が一層増大するという問題があった。

本発明の目的は、上記の誤り検出ステップの処理時間を
短縮することによってメモリからの読み出し時間を短縮
したデータ処理装置を提供するにある。

〔問題点を解決するための手段〕

上記の目的は、データ読み出し時のディレクトリ及び冗
長符号アレイの読み出しと同時に、書き込み時と同様に
アクセスアドレスの上位から冗長符号を生成し、次のス
テップではディレクトリからの読み出しデータとアクセ
スアドレス上位との比較と同時に上記生成した冗長符号
と冗長符号アレイからの読み出しデータとの比較によっ
て誤り検出を行い、これらの比較がともに一致した時に
データをデータアレイから取り出す構成とすることによ
って達成される。

〔作用〕

キャッシュ記憶の読み出しは、アクセスアドレス上位と
ディレクトリから読み出したアドレスデータとが一致し
たかつ誤り検出が有効である時にのみ行われ、ディレク
トリからの読み出しアドレスとアクセスアドレス上位が
不一致の場合はデータは主記憶装置から読み出されるた
め、ディレクトリからの読み出しアドレスデータの誤り
検出を必要としない、従ってこの誤り検出はディレクト
リからの読み出しアドレスデータと読み出し冗長符号に
て行う代りに、アクセスアドレスの上位と読み出し冗長
符号にて行っても同じ効果が得られることになる。更に
このアクセスアドレス上位と読み出し冗長符号による誤
り検出は、アクセスアドレス上位から、キャッシュへの
データ書き込み時と同様にして冗長符号を生成し、この
生成した冗長符号と読み出し冗長符号との一致を見るこ
とと同じである。それゆえにアクセスアドレス上位から
の冗長符号生成をディレクトリ及び冗長符号アレイから
の読み出しと並列に行えば、誤り検出に必要とする残り
時間は、生成された冗長符号と読み出された冗長符号の
比較時間のみであって、これはアクセスアドレス上位と
ディレクトリからの読み出しアドレスデータとの比較時
間よりも十分小さくでき、誤り検出時間のキャッシュ記
憶アクセス時間に及ぼす影響をなくすことができる。

〔実施例〕

本発明の一実施例を第１図に示す、中央処理袋！１は、
メモリ管理機構を含む処理装置であり、アドレスバス１
０、データバス１５、コントロールバス１６により、主
記憶装置２の読み出し及び書き込みを行なう、また、中
央処理装置ｌｌからのアクセスアドレスは、アドレス上
位バス１３及びアドレス下位バス１４を通じてキャッシ
ュ記憶３に入力される。キャッシュ記憶３に入力された
アドレス上位は、パリティ符号生成回路４及び比較回路
８に入力される。また、アドレス上位は、キャッシュ記
録３への登録ブロックアドレスとして、ディレクトリ６
にも入力される。パリティ符号生成回路４により生成さ
れるパリティ符号は、冗長符号アレイ７及びＥＮＯＲゲ
ート９（排他的論理和の出力を反転したもの）に入力さ
れる。データバス１５はデータアレイ５に接続される。

データアレイ５からのデータ出力は、データ出力信号１
７がオンのときに、データバス１５上に出力される。キ
ャッシュ記憶３の各アレイ５，６，７は。

第４図で説明したような構成であり、アドレス下位バス
１４により、同じ位置のセルが選択される。

キャッシュ記憶への書込み、つまり各々アレイへのデー
タ登録は、書込信号１８がオンの時に、各各アレイ入力
データがアドレス下位に対応するセルに書き込まれるこ
とにより実行される。キャッシュ記憶３への読み出しア
クセス時のアドレス上位は、ディレクトリ６から読み出
されるアドレス上位と比較回路８にて比較され、アドレ
ス一致信号２０が中央処理袋Ｗ１１へ報告される８回時
に本発明では、パリティ符号生成回路４により生成され
るパリティ符号と冗長符号アレイ７から読み出されるパ
リティ符号の比較がＥＮＯＲゲート９により行なわれ、
そのパリティ符号一致信号２１も中央処理装置１へ報告
される。

第２図は、第１図の実施例におけるデータ読み出し時の
中央処理装置！１の処理フローである。同図で、まずス
テップ１００では、読み出しのためのアクセスアドレス
をアドレスバス１５を介して出力し、データ出力信号１
７をオンとする。これによりキャッシュ記憶３では各ア
レイ５，６．７からデータが読み出されると同時にパリ
ティ符号生成回路４でアクセスアドレス上位に対応する
パリティ符号が生成される。そして更に比較器８及びＥ
ＮＯＲゲート９による比較が行われ、この後者の比較時
間が１回の論理処理ですみ、このステップの所要時間が
従来より大幅に少なくなる。ステップ１０１ではこの比
較結果を読み取り、信号２０．２１が共にオンであると
、これは該当するデータがキャッシュ上にありかつ読み
出しアドレスデータにも誤りはない場合であるのでステ
ップ１０２へ移る。ステップ１０２では、キャッシュ記
憶３の出力データを読み取り、更にステップ１０３で信
号１７をオフとして処理を終る。ステップ１０１におけ
る比較結果の参照時に、少くとも一方の信号がオフの時
はステップ１０４へ移り、キャッシュ記憶３のデータ出
力信号１７をオフとし、主記憶装置２に対してコントロ
ールバス１６を通じて読み出し信号をオンとする。続い
てステップ１０５では主記憶装置！１からのデータ出力
を待ち、ステップ１０６では各バス上のデータを書込信
号１８によりキャッシュ記憶３に登録すると共に、デー
タバス１５上のデータを読み取る。その後ステップ１０
７で主記憶装置２からのデータ読出を終了させ、処理を
終了する。

なお１本発明はキャッシュ記憶のマツピング方式として
は、セットアソミアテイブ方式であってもフングルエン
ド方式であっても適用可能なことは明らかである。

〔発明の効果〕

以上の実施例によれば、キャッシュ記憶のディレクトリ
からの読み出しアドレスデータの誤り検査は、ＥＮＯＲ
ゲート９による１回の論理処理だけで実行でき、これは
同時に行われる上記読み出しアドレスデータとアクセス
アドレスの上位との比較時間よりも小さいので、従来の
第５図のような検査時間を必要とせず、データ読み出し
を高速化でき、しかも回路構成も簡単になるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例に於てデータ読み出し時の中央処理装置
の実行する処理のフローチャート。 第３図は主記憶空間の説明図、第４図はキャッシュ記憶
の構成説明図、第５図は従来の誤り検出のためのパリテ
ィチェック回路の例を示す図である。 １・・・中央処理装置、２・・・主記憶装置、３・・・
キャッシュ記憶、４・・・パリティ符号生成回路、５・
・・データアレイ、６・・・ディレクトリ、７・・・冗
長符号アレイ、８・・・比較回路、９・・・ＥＮＯＲゲ
ート、２０・・・アドレス一致信号、２１・・・パリテ
ィ符号一致信号。

Claims (1)

【特許請求の範囲】
1. １、主記憶装置のアドレスを上位アドレスと下位アドレ
   スに分割したときその下位アドレスに相当するアドレス
   空間を有し、そのエントリとしては主記憶装置上のデー
   タブロックと当該データブロックのアドレスの上位アド
   レスと該上位アドレスから符号生成手段により生成され
   た冗長符号とを対にして格納されるところのキャッシュ
   記憶を備えたデータ処理装置に於て、中央処理装置がデ
   ータを読み出す場合には、その読み出しのためのアクセ
   スアドレスの下位アドレスによって対応するエントリを
   上記キャッシュ記憶から読み出すと同時に上記アクセス
   アドレスの上位アドレスから上記符号生成手段によって
   冗長符号を生成し、次に該生成した冗長符号と上記読み
   出したエントリ内の冗長符号とを比較すると同時に上記
   読み出したエントリ内の上位アドレスと上記アクセスア
   ドレスの上位アドレスとを比較し、続いて上記冗長符号
   の比較結果が一致しかつ上記上位アドレスの比較結果も
   一致したときには上記読み出しエントリ内のデータをア
   クセスしたデータとして中央処理装置へ転送するように
   構成したことを特徴とするデータ処理装置。