SU746741A1 - Запоминающее устройство - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к области вычислительной техники и может быть использотвано в электронной промышленности при изготовлении больших интегральных схем запоминающих устройств.

Известны полупроводниковые интегральные запоминающие устройства с произвольной выборкой с разр дной организацией, которые содержат матрицу элементов схемы логики обрамлени , позвол ющие производить обращение при записи и считывании информации только к одному любому элементу пам ги матрицы 1.

Недостаткрм этого устройства  вл етс  низка  надежность.

Наиболее близким к изобретению  вл етс  запоминающее устройство, содержащее накопитель, числовые шины которого соединены с выходами дешифратора строк, основные выходные шины - с входами блока считывани , выход которого подключен к первому входу сумматора по модулю два, второй вход которого соединен с выходом второго блока коррекции, первые входы которого соединены с первыми входами первого блока коррекции и с выходами блока кодировани , входы которого соединены с

управл ющими входами блока считывани , выходами дешифратора столбцов и с входами основных элементов и, подключенных к шинам записи, разрешени  записи, управлени  и основным разр дным шинам накопител , а второй, третий и четвертые входы блока коррекции соединены соответственно с шинами разрешени  записи, записи и управлени , первый, второй и третий выходы его - с одними входами дополнительных элементов И, другие входы кото10 рых соединены с шнной управлени  и первым входом выходного блока, а выходы - с дополнительными разр дными шинами накопител , второй вход выходного блока соединен с выходом сумматора по модулю два 2.

15

Недостатком данного устройства  вл етс  низка  надежность. Причиной низкой надежности  вл етс  сложность схем контрол ; прн обращении к одному элементу пам ти накопител .

Целью изобретени   вл етс  повышение

20 надежности устройства за счет исправлени  ошибок.

Claims (2)

1. Поставленна  цель достигаетс  тем, что вторые входы втброго блока исправлени  ошибок соединены с дополнительными выходными шинами накопител , а п тый и шестой входы первого блока исправлени  ошибок соединены соответственно с выходом второго блока исправлени  ошибок и выходом блока считывани . Кроме того, первый блок исправлени  ошибок содержит J-К-триггер , первый и вторые элементы И, инвертор , второй и третий сумматоры по модулю два и D-триггер, информационные входы которого соединены с выходами первого элемента И и с первым входом второго сумматора по модулю два, выход которого соединен с первым входом третьего сумматора по модулю два, второй вход которого соединен с п тым входом блоки исправлени  ошибок и с входом инвертора, выход которого соединен с первыми входами вторых элементов И, вторые входы которых и выходы соединены соответственно с первыми входами и со вторыми выходами блока исправлени  ошибок, второй, третий, четвертый и шестой входы которого подключены соответственно к входам первого элемента И, D и J-К-триггеров и второму входу второго сумматора по модулю два, а первый и третий выходы блока испра1влени  ошибок соединены с выходом Л-К-тр иггера и с выходом третьего сумматора по модулю два. Это позвол ет производить исправление одного дефектиого элемента пам ти в каждом слове при наличии г b)g(n + 1) дополнительных элементов пам ти в слове (п - обща  длина слова, из которых К -  вл ютс  информационными разр дами). На чертеже приведена схема запоминаюш ,его устройства. Устройство содержит накопитель 1, числовые шины 2 которого соединены с выходами дешифратора строк 3. Основные выходные шины 4 накопител  соединены с выходами блока 5 считывани . Управл ющие входы 6 блока 5 соединены с выходами дешифратора 7 столбцов, входами блока 8 кодировани  и основными элементами И 9, св занными с щинами 10 записи, 11 разрешени  записи, 12 управлеии  и основными разр дными шинами 13 накопител . Выход 14 блока считывани  подключен к первому в}соду сумматора 15 по модулю два и к первому входу второго сумматора 16 по модулю два первого блока 17 исправлени  ошибок. Второй вход сумматора 15 соединён непосредственно с выходом второго блока 18 исправлени  ошибок и с вторым входом третьего сумматора 19 по модулю два второго блока исправлени  ошибок и через инвертор 20спервыми входами вторых элементов И 21. Вторые входы 22 второго блока исправлени  ошибок соединены с дополнительными выходными шинами накопител , а первые входы 23 - с выходами блока кодировани  и вторыми входами вторых элементов И первого блока исправлени  ошибок. Выход сумматора 16 соединен с первым входом сумматора 19. Выход сумматора 19 подключен к третьим входам дополнительных элементов И 24, вторыми входами св занных с выходами вторых элементов И 21, а первыми входами - с выходом J-К-триггера 25. J, К, R-входы J-Kтриггера , первый эход первого элемента И 26, а также управл ющий (счетный) вход Л-К-триггера, второй вход первого элемента И соединены соответственно с шинами 10 и 11. Третий вход первого элемеита И 26 соединен с шииой 12, четвертыми входами дополнительных элементов И 24, первым входом выходного блока 27 и управл ющим входом D-триггера 28. Информационные входы D-триггера 28 соединены с выходами первого элемента И 26 и первым входом второго сумматора 16 перюго блока 17. Второй вход блока 27 соединен с выходом сумматора 15. Выход блока 27  вл етс  выходом устройства. Устройство работает следующим образом . При записи информации на соответствующие шины устройства подаютс  сигналы записи 10, разрешени  записи 11 и управлени  12. При этом происходит возбуждение шин дешифраторов 3. и 7 в соответствии с кодом адреса. Возбужденна  шина 2 дешифратора 3 строк подключает элементы пам ти накопител  1 выбранного слова к разр дным шинам 13. При этом в элемент пам ти накопител  1, наход щийс  на пересечении выбранной строки и столбца, а также в D-триггер 28 происходит запись входной информации. При сн тии сигнала с шины 11 запись информации в опрашиваемый элемент пам ти накопител  1 и в D-триггер 28 прекращаетс , и происходит контрольное считывание записанной информации с опрашиваемого элемента пам ти накопител  1 и с D-триггера 28 и сравнение ее на сумматоре 16. Нар ду с этим сигнал с одной из возбужденных шин дешифратора 7 формирует в блоке 8 сигналы, соответствующие сицдрому кода Хемминга опрашиваемого столбца накопител  1. Эти сигналы поступают на вторые входы вторых элементов И 21 и первые входы 23 второго блока 18, где сравниваютс  с сигналами, поступающими с дополнительных выходных шин 22 накопител  1. При этом возможны следующие четыре случа :. а) сумматор 16 выдает единичный сигнал, а на выходе второго блока 18 - нулевой сигнал. Это говорит о том, что опрашиваетс  дефектный элемент пам ти матрицы 1, а информаци , хранима  в дополнительные элементах пам ти накопител  1, не совпадает с синдромом, соответствующим опрашиваемому разр ду сформированным блокам 8. При этом сумматор 19 выдает единичный сигнал, открывающий дополнительные элементы И 24. Вторые элементы И 21 открыты единичным сигналом с инвертора 20 и сигналы, соответствующие синдрому опращиваемого разр да, сформированные блоком 8, занос тс  дл  хранени  в дополнительные элементы пам ти накопител  1; б) на выходе сумматора 16 и второго блока 18 - единичные сигналы. Это означает , что произошло повторное обращение к дефектному элементу пам ти накопител  1 дл  записи той же информации, что хранитс  в этом элементе. При этом сумматор 19 выдает нулевой сигнал, в результате дополнительные элементы И 24 закрыты и информаци , хранима  в дополнительных элементах пам ти накопител  1, остаетс  неизменной; в)на выходе сумматора 16 и второго блока 18 - нулевые сигналы. Это говорит о том, что произошло обращение к исправному элементу пам ти накопител  1, а информаци , хранима  в дополнительных элементах пам ти накопител  1, не совпадает с синдромом, соответствующим опращиваемому разр ду. При этом, как и в предыдущем случае, информаци , хранима  в дополнительных элементах пам ти накопите: л  1, остаетс  неизменной; г)сумматор 16 выдает нулевой сигнал, а на выходе второго блока 18 - единичный . Последнее может быть при первом обращении к исправному элементу пам ти накопител  1 за счет того, что при включении напр жени  питани  дополнительные элементы пам ти накопител  1 установились в кодовую комбинацию, соответствующую опрашиваемому исправному разр ду или при обращении к неисправному элементу пам ти, накопител  1, когда символ, записываемый в этот элемент, совпадает с символом, хранимым неисправным элементом. В этом случае сумматор 19 выдает единичный сигнал, открывающий дополнительные элементы И 24, а с выхода инвертора 20 через вторые элементы И 21 занос тс  нулевые символы во все дополнительные элементы пам ти накопител  1 опрашиваемого слова, т. е. происходит стирание прежде записанной информации и запись нулевой комбинации кода, указывающей, что информаци  хранитс  правильно. Дл  исключени  возможности неверной записи проверочной информации в дополнительные элементы пам ти накопител  1 во врем  переходных процессов на дополнительные элементы И 24 подаетс  сигнал с выхода J-К-триггера 25, по вл ющийс  только после сн ти  сигнала на шине 11, когда переходные процессы в опрашиваемом элементе пам ти накопител  1 и D-триггере 28 затухнут. В режиме считывани  сигналы по щинам 10 и И отсутствуют. При этом элементы И 9, 24, 26 заперты, а сигнал о состо нии опрашиваемого элемента пам ти накопител  1 поступает с выхода 14 блока 5 на вход сумматора 15. На второй вход этого сумматора подаетс  корректирующий сигнал с выхода второго блока 18. При этом, если опрашиваетс  дефектный элемент пам ти накопител  1, то код, снимаемый с выходов блока кодировани  8, совпадает с информацией, хранимой в дополнительных элементах пам ти накопител  1 опрашиваемого слова, и на выходе второго блока 18 будет единичный сигнал. Этот сигнал на сумматоре 15 произведет исправление сигнала, поступающего с выхода 14 блока 5. Если вызываетс  исправный элемент пам ти накопител  1, а среди дополнительных элементов пам ти накопител  I имеетс  дефектный, то информаци , считываема  с дополнительных элементов пам ти накопител  1, будет содержать комбинации вида О О .. О, О О . О 1,1 О .. О и не будет совпадать с кодом, сформированным блоком 8. В результате сигнал с выхода блока 5 проходит через сумматор 15 без изменени , Аналогичный случай будет, если дефектные элементы пам ти в слове накопител  I отсутствуют или состо ние дефектного элемента пам ти совпадает с хранимым состо нием . Исправленный сигнал с выхода сумматора 15 через блок 27 поступает на выход устройства. Формула изобретени  1. Запоминающее устройство, содержащее накопитель, числовые шины которого соединены с выходами дещифратора строк, основные выходные шины - со входами блока С1 итывани , выход которого подключен к первому входу первого сумматора по модулю два, первый блок исправлени  ошибок , первые входы которого соединены с первыми входами второго блока исправлени  ошибок, подключенными к выходам блока кодировани , выход второго блока исправлени  ошибок соединен со вторым входом первого сумматора по модулю два, входы блока кодировани  соединены с управл ющими входами блока считывани , выходами дешифратора столбцов и с входами основных элементов И, подключенных к шинам записи, разрешени  записи, управлени  и основным разр дным шинам накопител , а второй , третий и четвертый входы первого блока исправлени  ошибок соединены соответственно с шинами разрешени  записи, записи и управлени , первый, второй и третий выходы его - с одними входами дополнительных элементов И, другие входы которых соединены с шиной управлени  и первым входом выходного блока, а выходы - с дополнительными разр дными шинами накопител , второй вход выходного блока соединен с выходом первого сумматора по мидулю два, отличающеес  тем, что, с целью повь1шени  надежности устройства, вторые входы второго блока исправлени  ошибок соединены с дополнительными выходными шинами накопител , а п тый и шестой входы первого блока исправлени  ошибок соедннены соответственно с выходом второго блока исправлени  ошибок и выходом блока считывани . 2. Устройство по п. 1, отличающеес  тем, что первый блок исправлени  ошибок содержит J-К-триггер, первый и вторые элементы И, инвертор, второй и третий сумматоры по модулю два и D-триггер, информационные входы которого соединены с выходами первого элемента И и с первым входом второго сумматора по модулю два, выход которого соединен с первым входом третьего сумматора по модулю два, второй вход которого соединен с п тым входом блока исправлени  ошибок и с входом инвертора , выход которого соединен с первыми входами вторых элементЬв И, вторые входы которых и выходы соединены соответственно с первыми входами и со вторыми выходами блока исправлени  ошибок, второй, третий, четвертый и шестой входы которого подключены соответственно к входам первого элемента И, D и J-К-триггеров и второму входу второго сумматора по модулю два, а первый и третий выходы блока исправлени  ошибок соединены с выходом J-К-триггера и с выходом третьего сумматора по модулю два. Источники информации, прин тые во внимание при экспертизе 1.«Микроэлектроника. Сб. статей под ред. Ф. А. Лукина, М., «Сов. радио, 1972, вып. 5, с. 128-150.
2. 2.Авторское свидетельство СССР по за вке № 2123894/18-24, кл. G 11 С 11/00. 09.04.75, (прототип).