JPS62242258A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、記憶モジュール内にデータと誤り検出・訂正
ビットとパリティビットとを共存させ、データの誤り検
出・訂正を行う記憶装置に関し、更に詳しくは、部分書
込み（パーシャル・ライト）時にパリティエラーが検出
されなければ直ちに書込みサイクルに切換えて記憶モジ
ュールからの読出しデータと実際に書込むべきデータと
でワードを構成し記憶モジュールに書込むことにより、
アクセスタイムの短縮と信鯨性の向上を同時に実現する
記憶装置に関するものである。

［従来の技術］ コンピュータシステムは、情報処理量が大規模化し、ま
たサービス形態がオンライン・リアルタイム処理へと発
展するにつれて、ますます高信頼度と高速化が要求され
る。このためにはデータの記憶動作や入出力動作が高速
であり且つ高信頬性を有する記憶装置が必要となる。

記憶装置を高信親度化する技術として、誤り検出・訂正
（ＥＣＣ）回路を組み込み、記憶モジュールから続出し
た情報について誤りの有無を検査し、誤りが有る場合に
は訂正する機能を有するものがある。

また記憶モジュール内にデータと共にパリティビットを
記憶させ、読出し時にパリティチェックを行って誤りの
検出を行うものもある。

［発明が解決しようとする問題点］ 誤り検出・訂正回路には様々な方式があるが、主記憶装
置では高速性が要求されることから単−誤り訂正・２重
誤り検出コードが用いられることが多い、しかしこの誤
り検出・訂正コードを用いても誤りの検出・訂正を行う
ための時間が必要であり、記憶装置を高速化する上で大
きな障害となっている。

例えばｌワード−３２ビツト（４バイト）十ＥＣＣビッ
ト（７ビツト）構成の記憶装置の場合、必ずしも常に３
２ビツトでアクセスするとは限らない、マイクロプロセ
ッサの命令等で記憶装置への書込み動作のバイト長はラ
ンダム（１，２，３，・・・バイトであり、１ワードの
あるバイトだけを書き換える動作（これを「部分書込み
」という）が必要になる。特にこのような部分書込み動
作の場合には、通常、以下のようなアクセス手順による
ためアクセスタイムが長くなる問題がある。

ｉｌ＋記憶モジュールからデータを読出す（メモリ・リ
ードサイクル）。

（２）読出したデータを誤り検出・訂正回路に入力し、
データの検査をおこなう。

（３）誤り検出・訂正回路の出力データと実際に書込む
べきデータとを組み合わせてワードを構成する。

（４）このようにして構成したデータを記憶モジエール
に書込む（メモリ・ライトサイクル）。

これに対してパリティチェックによって誤りを検出する
方式は、通常動作時のアクセスタイムの高速化を図るこ
とができるが、誤りの検出しか行わないからパリティエ
ラーが生じただけでシステムダウンになってしまう虞れ
があり、（８＄１性の高い記憶装置を実現することはで
きない、パリティエラーが検出されると、誤り検出ある
いは内容の報告と記憶保持を行い、以降の動作が一旦打
ち切られるからである。

本発明の目的は、上記のような従来技術の欠点を解消し
、高信頼性で且つ部分書込み時における高速動作を同時
に実現できるような記憶装置を提供することにある。

［問題点を解決するための手段］ 上記のような目的を達成することのできる本発明は、誤
り検出・訂正ビットとパリティビットがデータと共存す
る記憶モジュールを用い、パリティチェックを誤り検出
・訂正動作に優先させ、パリティエラーが発生した時の
み誤り検出・訂正回路でデータの訂正を行うようにした
記憶装置である。

本発明に係る記憶装置は、データと誤り検出・訂正ビッ
トとパリティビットが記憶される記憶モジュールと、記
憶モジュールへのパリティビット書込み手段と、記憶モ
ジュールから読出した情報のパリティチェック手段と、
記憶モジュールへの誤り検出・訂正ビットの書込みおよ
び記憶モジュールから読出したデータの誤り検出・訂正
を行う誤り検出・訂正回路と、データバスからの書込み
データと誤り検出・訂正回路からの出力データとを選択
して出力する第１のマルチプレクサと、該第１のマルチ
プレクサの出力を保持する書込みデータレジスタと、書
込みデータレジスタの出力と前記記憶モジュールからの
読出しデータとを選択して誤り検出・訂正回路に供給す
、る第２のマルチプレクサを具備している。

記憶モジュールへの部分書込み時に、記憶モジュールか
らの読出し情報にパリティエラーが無ければ直ちに書込
みサイクルに切換えて記憶モジュールからの続出しデー
タと実際に書込むべきデータとでワードを構成し、パリ
ティエラーが生じた時には記憶モジュールからの読出し
データを誤り検出・訂正回路に入力し訂正したデータと
実際に書込むべきデータとでワードを構成する。

［作用］ 本記憶装置における部分書込みのアクセス手順は次の如
くである。

１）記憶モジエールから情報を読出しパリティチェック
を行う　（メモリ・リードサイクル）。

このステップで万一パリティエラーが検出された場合に
は、従来技術と同様の手順となる。

ｉｉ　ａ　）読出したデータを誤り検出・訂正回路に入
力し、データの誤り検出と訂正を行う。

ｉｉｉ　ａ　）訂正したデータと実際に書込むべきデー
タとを組み合わせてワード構成を行い、再度誤り検出・
訂正回路に人力する。

ｉｖ　ａ　）誤り検出・訂正回路を通したデータと誤り
検出・訂正ビット（誤り検出・訂正回路で発生）でパリ
ティビットを作成する。そしてデータ、誤り検出・訂正
ビット、パリティビットを記憶モジュールに１込む。

正常動作では前記１のステップでパリティエラーは検出
されない、この場合には、前記ｉｉのステップが省略さ
れ、 １ｕｂ）記憶モジエールから読出したデータと実際に書
込むべきデータとを組み合わせてワード構成を行い誤り
検出・訂正回路に入力する。

ｉｖ　ｂ　）誤り検出・訂正回路を通したデータと誤り
検出・訂正ピントでパリティビットを作成する。そして
データ、誤り検出・訂正ビット、パリティビットを記憶
モジュールに書込む（前記ｉｖ　ａのステップと同じ）
。

このように、正常動作時には、記憶モジュールから読出
したデータと実際に書込むべきデータとでワード構成を
行うので、誤り検出・訂正回路でのデータチェックのた
めの時間的損失がなくなり高速化を図ることができる。

また万一異常が生じた時には誤り検出・訂正回路の動作
によって誤り検出とその訂正が行われるため、高い信鎖
性を維持することができる。

［実施例］ 第１図は本発明に係る記憶装置の一実施例を示すブロッ
ク図である。多数の記憶素子の集合体である記憶モジュ
ールｌＯは、その一部がデータ領域１０ａ、１０ｂであ
り、残りは誤り検出・訂正ビット用領域１０ｃ及びパリ
ティピット用領域１０ｄとなる。つまり本発明では記憶
モジュール１０内にデータビットと誤り検出・訂正ビッ
トとパリティビットとが共存している状態にある。

本発明はこのような記憶モジュール１ｏと、記憶モジュ
ール１０へのパリティピット書込み手段１２と、記憶モ
ジュール１０から読出した情報のパリティチェック手段
１４と、記憶モジュール１０への誤り検出・訂正ビット
の書込み及び記憶モジュール１０から読出したデータの
誤り検出・訂正を行う誤り検出・訂正回路（ＥＣＣ）１
６を具備している。更にデータバス１８からの書込みデ
ータと誤り検出・訂正回路１６からの出力データとを選
択して出力する第１のマルチプレクサ２０と、該第１の
マルチプレクサ２０の出力を保持する書込みデータレジ
スタ２２と、書込みデータレジスタ２２の出力と前記記
憶モジュールＩＯからの続出しデータとを選択して誤り
検出・訂正回路１６に供給する第２のマルチプレクサ２
４を備えている。

この実施例では記憶モジュール１０からのデータ及び誤
り検出・訂正ビットは一旦読出しデータレジスタ２６で
ラッチされる。従ってこの続出しデータレジスタ２６も
データ領域（上位□は２６ａ、下位は２６ｂ）と誤り検
出・訂正コード領域２６ｃとを有する。そしてこの読出
しデータレジスタ２６の出力が第２のマルチプレクサ２
４（上位は２４ａ、下位は２４ｂ）、誤り検出・訂正回
路１６、及び読出し用の第３のマルチプレクサ２８に供
給される。

誤り検出・訂正回路１６は、単−誤り訂正・２重誤り検
出方式が用いられており、２重誤りの検出信号は割込み
発生回路（図示せず）に送られ割り込み信号を発生する
。第３のマルチプレクサ２８の出力はドライバ３０を介
してデータバス１８に供給され、逆にデータバス１８に
よって送られてきたデータはレシーバ３２を介して第１
のマルチプレクサ２０に送られる。

次に本記憶装置の動作について説明する。

■、全桁書込み（・フルライト）時 データバス１８で送られてきたデータはレシーバ３２、
第１のマルチプレクサ２０を介して書込みデータレジス
タ２２にラッチされる。その出力は第２のマルチプレク
サ２４を通って誤り検出・訂正回路１６に送られる。誤
り検出・訂正回路１６からのデータ及び誤り検出・訂正
ビットによってパリティビット書込み手段１２でパリテ
ィビットを作成し、前記データと誤り検出・訂正ビット
とパリティビットとが記憶モジュールｌＯの所定の領域
に書込まれる。

■、上位桁部分書込み時 データバス１８で送られてきた上位データをレシーバ３
２、第１のマルチプレクサ２０を介して書込みデータレ
ジスタ２２の上位側２２ａにラッチし、また記憶モジエ
ールｌＯからのデータを読出しデータレジスタ２６にラ
ッチする。

この時、記憶モジュール１０からの読出し情報をパリテ
ィチェック手段１４に送り、パリティチェックを行う、
パリティチェックの結果によって次の二つのデータフロ
ーに分かれる。

（ＩＩ−１）パリティエラー無し： バリティエラー信号をインバータ３４によって反転した
信号（パリティエラー無しを示す信号）とｐｓ＋ｒｕ　
＜上位桁書込み）信号とがアンド回路３６ａに送られ、
それによって制御された読出しデータレジスタ２６ｂの
下位データと、書込みデータレジスタ２２ａの上位デー
タとで第２のマルチプレクサ２４によりワード構成が丘
ねれる。ワード構成したデータが誤り検出・訂正回路１
６に入力する。これ以降は前記■の全桁書込みのデータ
フローと同じである。誤り検出・訂正回路１６からのデ
ータ及び誤り検出・訂正ビットはパリティビット書込み
手段１２に送られパリティビットを作成し、前記データ
と誤り検出・訂正ビットとパリティビットとを記憶モジ
ュール１０の所定の領域に書込む。

（ＩＩ　−２）パリティエラー発生時：読出しデータレ
ジスタ２６の出力を第２のマルチプレクサ２６を介して
、また誤り検出・訂正ビットを直接誤り検出・訂正回路
１６に入力する。そして誤り検出・訂正回路１６にてデ
ータの訂正を行う、訂正されたデータを第１のマルチプ
レクサ２０を介して書込みデータレジスタ２２の下位側
２２ｂにラッチする。ラッチしたデータを第２のマルチ
プレクサ２４を介して誤り検出・訂正回路１６に再度入
力する。これ以降はＩの全桁書込みのデータフローと同
じであり、誤り検出・訂正回路１６からのデータ及び誤
り検出・訂正ビットはパリティビット書込み手段１２に
送られパリティビットを発生させ、前記データと誤り検
出・訂正ビットとパリティビットとを記憶モジエール１
０の所定の領域に書込む。

なお２ビツトエラーの検出は、記憶素子のアクセス禁止
時間（第２図参照）でラッチデータを誤り検出・訂正回
路１６に入力することにより行う。

■、下位桁部分書込み時 基本的には上記■で述べた上位桁部分書込み時と同様で
ある。データバス１８から送られてきた下位データは書
込みデータレジスタ２２の下位側２２ｂにラッチされる
。記憶モジュール１０からのデータは読出しデータレジ
スタ２６にラッチされる。この時、記憶モジュール１０
からの読出し情報のパリティチェックが行われ、その結
果によって、次の二つのデータフローに分かれる。

（ＩＩ＋−１）パリティエラー無し： パリティエラー信号をインバータ３４で反転した信号と
ＩＴＬ　（下位桁書込み）信号とがアンド回路３６ｂに
送られ、それによって制御された読出しデータレジスタ
２６ａの上位データと、書込みデータレジスタ２２ｂの
下位データとで第２のマルチプレクサ２４によりワード
構成が行われる。ワード構成したデータが誤り検出・訂
正回路１６に入力する。これ以降は１の全桁書込みのデ
ータフローと同じである。

（ＩＩ−２）パリティエラー発生時： 読出しデータレジスタ２６の出力を第２のマルチプレク
サ２６を介して、また誤り検出・訂正ビットを直接誤り
検出・訂正回路１６に入力する。そして誤り検出・訂正
回路１６にてデータの訂正を行い訂正されたデータを第
１のマルチプレクサ２０を介して書込みデータレジスタ
２２の上位側２２ａにラッチする。ラッチしたデータを
第２のマルチプレクサ２４を介して誤り検出・訂正回路
１６に再度入力する。これ以降は■の全桁書込みのデー
タフローと同じである。

第２図は書込み時におけるタイムチャートである。ここ
で符号＊　ＭＷＴＣはプロセッサが記憶装置に対して発
行する負論理のメモリ書込み指令信号、符号＊　ＸＡＣ
Ｋは記憶装置が書込み動作を開始したことをプロセッサ
側に通知する負論理の応答信号、符号＊ＲＡＳ　、　　
＋ｋＣＡＳは記憶素子に対してのアドレス切換えを指示
する負論理の信号、符号＊−Ｅは記憶素子に対する負論
理の書込み信号である。

同図Ａはパリティエラーが発生した時の部分書込み動作
を示し、同図Ｂはパリティエラーが無い時の部分書込み
動作を示す０両者を比較すれば明らかなように、同図Ｂ
の場合は同図Ａに対して時間Ｔだけ＊−Ｅ信号が早く生
じ、＊ＲＡＳ。

＊ＣＡＳ　、　　＊ＷＥの立上がりが早くなっている。

これば同図Ａの■（ＥＣＣ・・・誤り検出・訂正回路に
よるデータチェック）の期間が同図Ｂでは省かれている
からである。このようにして本発明では正常時（パリテ
ィエラー無し）の高速化を実現しているのである。

■、読出し時 記憶モジュール１０からの読出し時には、続出したデー
タと誤り検出・訂正ビットとが読出しデータレジスタ２
６にセットされると同時に、読出された情報がパリティ
チェック手段１４でパリティチェックされる。読出しデ
ータレジスタ２６の出力は第３のマルチプレクサ２８と
誤り検出・訂正回路１６とに人力される。パリティエラ
ーが検出されなければ続出しデータレジスタ２０からの
データがそのまま第３のマルチプレクサ２８で有効とさ
れドライバ３０を介してデータバス１８に送出される。

もしパリティエラーが検出されたならば誤り検出・訂正
回路１６からの出力が第３のマルチプレクサ２８で有効
とされ、訂正されたデータがドライバ３０によってデー
タバス１８に送出される。なお２ビット以上のエラーが
生じた時には割込み発生回路（図示せず）に信号が送ら
れ割込み信号を発生してプロセッサに通知する。

以上本発明の好ましい一実施例について詳述したが、本
発明はかかる構成のみに限定されるものでないこと無論
である。記憶モジュールはデータと誤り検出・訂正ビッ
トとパリティビットを記憶させつる領域を存していれば
よく、必ずしも物理的に単一の記憶モジュールを必要と
するものではない、誤り検出・訂正回路における誤り検
出・訂正方式は単−誤り訂正・２重誤り検出方式に限ら
れるものではなく、任意の誤り検出・訂正方式を採用し
うる。

［発明の効果］ 本発明は上記のように記憶モジュールにデータと誤り検
出・訂正ビットとパリティビットを記憶させ、パリティ
チェック手段と誤り検出・訂正回路を設けてマルチプレ
クサによってデータを選択制御しているから、部分書込
み動作において、正常時（パリティエラーがない時）に
は誤り検出・訂正動作を省略した分だけ高速動作が実現
できるし、また異常時（パリティエラーが発生した時）
でも以降の動作が打ち切られることなく誤り検出・訂正
回路を通った訂正済みのデータが使用されるため高い信
幀性が実現できる。

従って本発明による記憶装置は、高速性と高信鎖性とを
兼ね備えており、大量の情報をリアルタイムで処理する
ような場合にシステムの高性能化を図ることができると
共にエラーの発生によるシステムダウンを最小限度に抑
えることができる優れた効果を有するものである。

【図面の簡単な説明】

第１図は本発明に係る記憶装置の一実施例を示すブロッ
ク図、第２図Ａ、Ｂはその部分書込み動作のタイムチャ
ートである。 １０・・・記憶モジュール、１２・・・パリティピット
書込み手段、１４・・・パリティチェック手段、１６・
・・誤り検出・訂正回路、１８・・・データバス、２０
・・・第１のマルチプレクサ、２２・・・書込みデータ
レジスタ、２４・・・第２のマルチプレクサ。 特許出願人　　いわき電子株式会社 代　　理　　人　　　　　茂　　見　　　　　積第２図 ／マリアイチェック 昭和６１年７月５日

Claims (1)

【特許請求の範囲】
1. １、データと誤り検出・訂正ビットとパリティビットが
   記憶される記憶モジュールと、記憶モジュールへのパリ
   ティビット書込み手段と、記憶モジュールから読出した
   情報のパリティチェック手段と、記憶モジュールへの誤
   り検出・訂正ビットの書込みおよび記憶モジュールから
   読出したデータの誤り検出・訂正を行う誤り検出・訂正
   回路と、データバスからの書込みデータと誤り検出・訂
   正回路からの出力データとを選択して出力する第１のマ
   ルチプレクサと、該第１のマルチプレクサの出力を保持
   する書込みデータレジスタと、書込みデータレジスタの
   出力と前記記憶モジュールからの読出しデータとを選択
   して誤り検出・訂正回路に供給する第２のマルチプレク
   サを具備し、部分書込み時に、記憶モジュールからの読
   出し情報にパリティエラーが無ければ書込みサィクルに
   切換えて記憶モジュールからの読出しデータと実際に書
   込むべきデータとでワードを構成し、パリティエラーが
   生じた時には記憶モジュールからの読出しデータを誤り
   検出・訂正回路に入力し訂正したデータと実際に書込む
   べきデータとでワードを構成することを特徴とする記憶
   装置。