JP2006244632A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、書き込みデータ転送経路、読み出しデータ転送経路、符号生成回路CODEGENを備える。書き込みデータ転送経路は、入力バッファDINBUFとセルアレイCA間に配置され、入力バッファDINBUFに入力されたデータをメモリセルへ伝達する。読み出しデータ転送経路は、セルアレイCAと出力バッファDOUTBUF間に配置され、メモリセルからのデータを出力バッファDOUTBUFへ伝達する。符号生成回路CODEGENは、書き込みデータ転送経路に配置され、データを符号化して誤り訂正符号を生成する。書き込み及び読み出しデータ転送経路が持つ少なくとも一部のデータバスのビット幅は、符号生成回路CODEGENにより生成された誤り訂正符号の符号長の2倍より大きい。
【選択図】 図2
Description
Y. Takai et al, "250Mbyte/s Synchronous DRAM Using a 3-Stage-Pipelined Architecture", IEEE J. Solid-State Circuits, Vol. 29, No. 4, Apr. 1994
まず、この発明の第1の実施形態の半導体記憶装置について説明する。
次に、この発明の第2の実施形態のクロック同期型のDRAMマクロを含む半導体記憶装置について説明する。このDRAMマクロは、半導体基板に単独で形成されていてもよいし、半導体基板にロジック回路と共に混載されていてもよい。前記第1の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。
次に、この発明の第3の実施形態のクロック同期型のDRAMマクロを含む半導体記憶装置について説明する。前記第3の実施形態では、データバスに沿った構成は図6に示した前記第2の実施形態と同様であるが、動作制御が異なる。DRAMマクロは、半導体基板に単独で形成されていてもよいし、半導体基板にロジック回路と共に混載されていてもよい。
Claims (5)
- クロック信号に同期して動作する半導体記憶装置において、
複数のメモリセルが配列されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のビット線と、
データが入力される入力回路と、
データを符号化して誤り訂正符号を生成する符号生成回路と、
前記メモリセルから読み出されたデータが供給される読み出し用データバスと、
前記符号生成回路により符号化されたデータが供給される書き込み用データバスと、
カラムアドレスで指定され、前記読み出し用データバスと前記ビット線を接続する複数の読み出し用カラム選択線と、
カラムアドレスで指定され、前記書き込み用データバスと前記ビット線を接続する複数の書き込み用カラム選択線と、
前記メモリセルから前記読み出し用データバスに読み出されたデータからシンドロームを生成するシンドローム生成回路と、
前記シンドローム生成回路により生成された前記シンドロームをデコードして誤り訂正を行う訂正回路とを具備し、
前記クロック信号の同一サイクルにおいて、第1カラムアドレスで指定された前記読み出し用カラム選択線により前記読み出し用データバスとビット線を接続する読み出し動作と、第2カラムアドレスで指定された前記書き込み用カラム選択線により前記書き込み用データバスとビット線を接続する書き込み動作とを行い、
前記書き込み動作時には、前記シンドローム生成回路、及び前記訂正回路により誤り訂正されたデータに、前記入力回路に入力されたデータを併せたデータが、前記符号生成回路により符号化されて前記メモリセルに書き込まれることを特徴とする半導体記憶装置。 - 前記訂正回路の後段に配置され、前記訂正回路から出力されたデータを記憶する記憶回路をさらに具備し、書き込み動作を指示するライトコマンドに続いて読み出し動作を指示するリードコマンドが入力された際、前記ライトコマンドに対応して入力されたカラムアドレスと、前記リードコマンドに対応して入力されたカラムアドレスとが同一であるとき、前記記憶回路に記憶されたデータを読み出しデータとして、前記出力回路を介して外部に出力することを特徴とする請求項1に記載の半導体記憶装置。
- クロック信号に同期して動作する、バーストモードを持つ半導体記憶装置において、
複数のメモリセルが配列されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のビット線と、
データが入力される入力回路と、
データを符号化して誤り訂正符号を生成する符号生成回路と、
前記符号生成回路の後段に配置され、前記符号生成回路から出力された前記誤り訂正符号を記憶する複数の記憶回路と、
カラムアドレスが偶数の場合にカラム選択線によってビット線に接続され、前記符号生成回路により符号化されたデータのビット幅以上のビット幅を持つ第1データバスと、
カラムアドレスが奇数の場合にカラム選択線によってビット線に接続され、前記符号生成回路により符号化されたデータのビット幅以上のビット幅を持つ第2データバスと、
前記メモリセルから前記第1、第2データバスに読み出されたデータからシンドロームを生成するシンドローム生成回路と、
前記シンドローム生成回路により生成された前記シンドロームをデコードして誤り訂正を行う訂正回路とを具備し、
前記バーストモードにおける読み出し動作時には、バーストにより発生した偶数番目のアドレスに対応するデータと奇数番目のアドレスに対応するデータが、前記クロック信号の同一サイクルにおいて前記メモリセルから読み出され、前記シンドローム生成回路、及び前記訂正回路により誤り訂正されて外部に出力され、
前記バーストモードにおける書き込み動作時には、バーストにより発生した偶数番目のアドレスに対応するデータと奇数番目のアドレスに対応するデータが、前記クロック信号の同一サイクルにおいて前記メモリセルから読み出され、前記シンドローム生成回路、及び前記訂正回路により誤り訂正されて、その訂正されたデータに、前記入力回路に入力されたデータを併せたデータが符号化されて、前記複数の記憶回路に順次記憶され、
前記複数の記憶回路のうち、前記偶数番目のアドレスに対応するデータと前記奇数番目のアドレスに対応するデータが記憶された記憶回路から、これら記憶回路に記憶されているデータが、前記クロック信号の同一サイクルにおいて前記第1、第2データバスを介してメモリセルに書き込まれることを特徴とする半導体記憶装置。 - 前記メモリセルから前記第1、第2データバスへ2つのアドレス分のデータを読み出す前記読み出し動作は、この読み出し動作を指示するリードコマンドが入力されたときのクロック信号のサイクルから数えて偶数番目のサイクルで行われ、前記第1、第2データバスからメモリセルへ2つのアドレス分のデータを書き込む前記書き込み動作は、この書き込み動作を指示するライトコマンドが入力されたときのクロック信号のサイクルから数えて奇数番目のサイクルで行われることを特徴とする請求項3に記載の半導体記憶装置。
- クロック信号に同期してパイプライン動作を行う、バーストモードを持つ半導体記憶装置において、
複数のメモリセルが配列されたメモリセルアレイと、
前記複数のメモリセルに接続された複数のビット線と、
データが入力される入力回路と、
データを符号化して誤り訂正符号を生成する符号生成回路と、
前記符号生成回路の後段に配置され、前記符号生成回路から出力された前記誤り訂正符号を記憶する複数の記憶回路と、
カラムアドレスが偶数の場合にカラム選択線によってビット線に接続され、前記符号生成回路により符号化されたデータのビット幅以上のビット幅を持つ第1データバスと、
カラムアドレスが奇数の場合にカラム選択線によってビット線に接続され、前記符号生成回路により符号化されたデータのビット幅以上のビット幅を持つ第2データバスと、
前記メモリセルから前記第1、第2データバスに読み出されたデータからシンドロームを生成するシンドローム生成回路と、
前記シンドローム生成回路により生成された前記シンドロームをデコードして誤り訂正を行う訂正回路とを具備し、
前記バーストモードにおける読み出し動作時には、前記読み出し動作を指示するリードコマンドが入力されてから偶数番目のサイクルあるいは奇数番目のサイクルのいずれであるかに従って、前記第1データバスあるいは前記第2データバスのいずれかにメモリセルのデータが読み出され、読み出されたデータは前記シンドローム生成回路、及び前記訂正回路により誤り訂正されて外部に出力され、
前記バーストモードにおける書き込み動作時には、前記書き込み動作を指示するライトコマンドが入力されてから偶数番目のサイクルあるいは奇数番目のサイクルのいずれであるかに従って、前記第1データバスあるいは前記第2データバスのいずれかにメモリセルのデータが読み出され、読み出されたデータは前記シンドローム生成回路、及び前記訂正回路により誤り訂正され、その訂正されたデータに、前記入力回路に入力されたデータを併せたデータが符号化され、前記複数の記憶回路に順次記憶されて、メモリセルに書き込まれるパイプライン動作において、
前記クロック信号の同一サイクルにおいて、偶数アドレスに対するメモリセルからの読み出し動作が行われる場合には奇数アドレスに対するメモリセルへの書き込みを行い、奇数アドレスに対するメモリセルからの読み出し動作が行われる場合には偶数アドレスに対するメモリセルへの書き込みを行うことを特徴とする半導体記憶装置。
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