CN117079686A - 存储器 - Google Patents
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Abstract
本发明实施例提供一种存储器，包括存储块，所述存储块包括U存储子块和V存储子块，其特征在于，包括：第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。本发明实施例改善了存储器的检错纠错能力。
Description
本申请是申请日为2020年9月18日、申请号为2020109886668、发明名称为《存储器》的专利申请的分案申请。
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
对于DRAM来说，在数据存储的过程中数据常常会出现错误，因此需要ECC(ErrorChecking and Correcting，错误检测和纠正)技术来保证数据存储的正确性，通常是利用在一定长度的有效数据位的基础上增加校验位来检测和纠正出错的数据。
然而，目前的ECC技术仍存在不足。
发明内容
本发明实施例解决的技术问题为提供一种存储器，解决存储器检错纠错能力不足的问题。
为解决上述问题，本发明实施例提供一种存储器，包括：存储块，所述存储块包括U存储子块和V存储子块，第一检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的输出数据进行检错纠错；第二检错纠错单元，与所述U存储子块、所述V存储子块均连接，用于对所述U存储子块和所述V存储子块的所述输出数据进行检错纠错。
另外，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。
另外，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。
另外，所述U存储子块的存储容量与所述V存储子块的存储容量相同。
另外，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。
另外，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编号为偶数的块数据总线E连接所述第一检错纠错单元。
另外，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。
另外，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第二检错纠错单元，编号为偶数的块数据总线E连接所述第一检错纠错单元。
另外，所述V存储子块和所述U存储子块均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。
另外，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所述灵敏放大器与所述存储器中的位线一一对应设置。
另外，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。
另外，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N)条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总线E。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供一种结构性能优越的存储器，包括第一检错纠错单元以及第二检错纠错单元，第一检错纠错单元与U存储子块以及V存储子块均连接，用于对U存储子块和V存储子块的输出数据进行检错纠错，第二检错纠错单元与U存储子块以及V存储子块均连接，用于对U存储子块和V存储子块的输出数据进行检错纠错。由于U存储子块的输出数据部分输入至第一检错纠错单元进行检错纠错，其余输出数据输入至第二检错纠错单元进行检错纠错，使得U存储子块的输出数据中同时出现一个以上错误时，不同的错误能够被第一检错纠错单元或者第二检错纠错单元进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高存储器的检错纠错能力。同样的，V存储子块的输出数据中同时出现一个以上错误时，不同的错误能够被第一检错纠错单元或者第二检错纠错单元进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高存储器的检错纠错能力。
另外，相邻两条位线上的输出数据经灵敏放大器和选通开关分别进入本地数据总线O和本地数据总线E，使得物理上相邻的本地数据总线对应的数据分别进入第一检错纠错单元和第二检错纠错单元，因此处理相邻位置的位线对应的数据同时出错时，该错误也能够被纠正，进一步提高存储器的检错纠错能力。
另外，所述U存储子块的输出数据包括高比特位数据和低比特位数据；所述V存储子块的输出数据包括高比特位数据和低比特位数据。如此，在单次访问存储器时，仅访问U存储子块中的部分存储阵列以及V存储子块中的部分存储阵列，有利于降低存储器的功耗。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种存储器的版图俯视结构示意图；
图2为一种存储器的结构示意图；
图3为本发明一实施例提供的存储器的一种结构示意图；
图4为图3中存储器的局部区域的信号线连接示意图；
图5为本发明一实施例提供的存储器的另一种结构示意图；
图6为本发明一实施例提供的存储器的又一种结构示意图；
图7为本发明一实施例提供的存储器的再一种结构示意图；
图8为本发明另一实施例提供的存储器的一种结构示意图；
图9为本发明另一实施例提供的存储器的另一种结构示意图。
具体实施方式
由背景技术可知，现有技术的ECC技术仍存在不足。
分析发现，如果数据中有一位错误，ECC校验技术不但能发现而且可以对其更正，ECC校验还可以发现2～4位错误，然而ECC检验难以对2位及以上的错误进行纠正。也就是说，ECC校验技术虽然可以同时检测和纠正单一比特错误，但如果同时检测出两个及以上比特的数据有错误，目前的ECC校验技术则无能为力。此外，进一步分析发现，目前处于相邻位置的两个数据同时出现错误的概率较大。进一步分析发现，导致这一问题的主要原因的分析如下：
图1为一种存储器的版图俯视结构示意图，存储器包括：多个阵列式排布的有源区10；字线12、位线11以及与有源区电连接的电容13。存储器中存在相邻单元桥连(cell tocell bridge)的缺陷，或称为相邻两比特错误，例如相邻有源区10对应的电容91和电容92之间发生桥连等，如图1中虚线框所示，电容91通过晶体管与位线BL3连接，电容92通过晶体管与位线BL2连接。随着存储器工艺尺寸越来越小，这种缺陷的发生概率也越来越大。
图2为一种存储器的结构示意图，存储器包括：存储阵列，由存储单元14组成，每一存储单元14连接位线BL以及字线WL；列选择信号单元，在图2中标示为CSL<n-1>、CSL<n>以及CSL<n+1>，每一列选择信号单元包括多条列选择信号线，每一列选择信号线通过开关与存储阵列中对应的位线BL连接，开关的控制信号来源于列译码电路(在图2中未示出，在图3中标示为YDEC)，用于决定位线BL上的数据是否被传到本地数据总线，例如列选择信号单元CSL<n>包括8条列选择信号线，8条列选择信号线通过开关与存储阵列中的8条位线BL连接；本地数据总线，在图2中标示为LIO，其中LIO：O<3:0>标示编号为奇数的本地数据总线，LIO：E<3:0>标示编号为偶数的本地数据总线；块数据总线，在图2中标示为YIO，其中YIO：O<3:0>标示编号为奇数的块数据总线，YIO：E<3:0>标示编号为偶数的块数据总线，本地数据总线通过本地转换电路(如本地感测放大电路，图2中未示出)连接块数据总线，图2中以弧形曲线示意出YIO：E<3:0>与LIO：E<3:0>之间交互，YIO：O<3:0>与LIO：O<3:0>之间交互。
结合图1及图2，块数据总线YIO：E<3:0>以及YIO：O<3:0>连接至同一检错纠错单元15。若两个存储单元14对应的两个位线BL正好连接同一列译码电路，则有两个错误同时发生在同一个读出时间点，例如图2中存储单元91和存储单元92(在图1中91和92表示电容，而在图2中91和92表示存储单元，存储单元通常包括电容和晶体管，这里将其标示为相同，是为了结合图1和图2来说明相邻两比特错误)同时出错，对应的位线BL2和BL3都通过列选择信号单元CSL<n>将其数据传输至本地数据线LIO：O<3:0>和本地数据线LIO：E<3:0>，然后经本地转换电路将数据传输至YIO：E<3:0>和YIO：O<3:0>，那么就同时有两比特错误进入检错纠错单元15。目前使用的ECC(例如，对于128bits(数据位)+8bits(校验位)的ECC，只能完成一比特的纠正)，则无法对上述两比特错误进行纠正。
为解决上述问题，本发明实施提供一种存储器，包括第一检错纠错单元和第二检错纠错单元，两个检错纠错单元的设置，使得当存储子块同时输出两个数据出错时能够被纠正，从而提高存储器的检错纠错能力，提高存储器的读写性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图3为本发明一实施例提供的存储器的结构示意图。
参考图3，本实施例中，存储器包括：多个存储块100，每一存储块100包括U存储子块101和V存储子块102；第一检错纠错单元103，与U存储子块101和V存储子块102均连接，用于对U存储子块101和V存储子块102的输出数据进行检错纠错；第二检错纠错单元104，与U存储子块101和V存储子块102均连接，用于对U存储子块101和V存储子块102的输出数据进行检错纠错。
以下将结合附图对本实施例提供的存储器进行详细说明。
为了便于图示和说明，图3中仅示意出一个存储块100作为示例。本实施例中，U存储子块101的输出数据对应为高位(高比特位)数据，V存储子块102的输出数据对应为低位(低比特位)数据。在其他实施例中，存储块也可以配置为，U存储子块的输出数据对应为低位数据，V存储字块的输出数据对应为高位数据。可以理解的是，高位数据和低位数据是相对而言的，高比特位数据和低比特位数据相比较而言是清楚的定义。
U存储子块101和V存储子块102均包括若干阵列式排布的存储阵列(参考图1和图2)。本实施例中，以U存储子块101输出数据为68bits作为示例，其中，64bits数据为有效数据(存储器需要通过存储器接口与外部控制器交互的数据)，4bits数据为经过第一检错纠错单元103和/或者第二检错纠错单元104处理后产生的校验位。需要说明的是，存储器包括写数据操作和读数据操作，当向存储器中的存储阵列进行写数据操作时，存储器接口接收的数据经过ECC模块(例如图3中的第一检错纠错单元103和第二检错纠错单元104)进行处理，例如进入ECC模块为64bits数据，这64bits数据同样称为有效数据，而ECC模块输出的数据则为68bits(64bits+4bits)，其中64bits数据为有效数据，4bits则为ECC模块产生的校验位，这68bits都会存储到U存储子块101的存储阵列中，可以称ECC模块针对写数据操作时为编码过程；当从存储器中的存储阵列进行读数据操作时，则从U存储子块101同样输出68bits(64bits+4bits)数据，这68bits同时进入ECC模块，ECC模块此时执行的是和写入相反的算法，可以称ECC模块针对读数据操作时为解码过程，ECC模块通过对64bits有效数据进行解码运算，将解码运算产生的结果与4bits校验位进行比较，从而判断输出的64bits有效数据是否存在错误，如果存在只有64bits中只有1bit出错(一比特错误)，ECC模块还可以将该一比特错误纠正。
继续参考图3，在本实施例中，例如，U存储子块101将68bits(64bits+4bits)的输出数据输出到第一检错纠错单元103，V存储子块102也将68bits(64bits+4bits)的输出数据输出到第一检错纠错单元103；U存储子块101将68bits(64bits+4bits)的输出数据输出到第二检错纠错单元104，V存储子块102也将68bits(64bits+4bits)的输出数据输出到第二检错纠错单元104。提供一对比实施例，U存储子块101将136bits(128bits+8bits)的输出数据输出到第一检错纠错单元103，V存储子块102将136bits(128bits+8bits)的输出数据输出到第二检错纠错单元104。相比较而言，由于U存储子块101(或V存储子块102)的输出数据部分输入至第一检错纠错单元103进行检错纠错，其余输出数据输入至第二检错纠错单元104进行检错纠错，使得U存储子块101(或V存储子块102)的输出数据中同时出现一个以上错误时(例如两比特错误)，不同的错误能够被第一检错纠错单元103或者第二检错纠错单元104进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高存储器的检错纠错能力。
本实施例中，第一检错纠错单元103的输入位数和第二检错纠错单元104的输入位数相同。在一个例子中，第一检错纠错单元103的输入位数和第二检错纠错单元104的输入位数均为64bits+4bits，其中，64bits为U存储子块101或者V存储字块102写入或者读取的有效数据，4bits为第一检错纠错单元103的输入位数或第二检错纠错单元104产生的校验位。
此外，第一检错纠错单元103的内部检错算法与第二检错纠错单元104的内部检错算法相同，这样，有利于降低存储器的设计难度。
以第一检错纠错单元103作为示例，每次数据写入时，第一检错纠错单元103使用内部检错算法对有效数据(64bits)进行计算，计算得到校验位(4bits)，记为第一校验位，然后将有效数据(64bits)和校验位(4bits)同时写入存储阵列105；当这些数据从存储阵列105中读出时，采用同一算法再次对有效数据(64bits)计算得到校验位(4bits)，记为第二校验位，用第二校验位和直接读取出来的第一校验位进行比较，如果结果相同，说明数据是正确的，反之说明有错误，第一检错纠错单元103可以从逻辑上检测出错误；当只出现一比特错误的时候，第一检错纠错单元103可以把错误改正过来而不影响存储器读取操作。例如，当64bits的第3位出现的“0”为出错比特时，第一检错纠错单元103将第3位的“0”纠正为“1”。
关于第二检错纠错单元104的工作原理可参考第一检错纠错单元103，以下将不做赘述。
具体地，U存储子块101中的部分输出数据输入至第一检错纠错单元103进行检错纠错，其余部分输出数据输入至第二检错纠错单元104进行检错纠错，这样，这样在同一U存储子块101中可能出现的相邻两比特错误分别被放在不同的ECC单元里，由于这两个错误的数据分别被第一检错纠错单元103和第二检错纠错单元104处理，即第一检错纠错单元103和第二检错纠错单元104处理均只处理一个错误，是因此在存储器的层面看，该存储器能够同时纠正这两个错误。
关于V存储子块102中出现错误时的检错纠错机理，可参考U存储子块101的相应说明，在此不再赘述。
本实施例中，U存储子块101的存储容量与V存储子块102的存储容量相同。在其他实施例中，U存储子块的存储容量也可以大于或者小于V存储子块的存储容量。例如，对于8Gbit的DRAM芯片，一共16个存储块100(bank)，每一个存储块100包括2个存储子块(halfbank)，所以一个U存储子块101和V存储子块102的存储容量可以都是256Mbit。
结合参考图3及图4，图4为图3中存储器的三角形106代表的局部区域的信号线连接示意图，本地数据总线LIO通过列选择信号单元109与偶数个灵敏放大器(未示出)连接，且灵敏放大器与存储阵列105的位线BL一一对应设置。列选择信号单元109包括选通开关，列选择信号(column select signal)控制选通开关的导通或关断，当选通开关导通时，灵敏放大器与本地数据总线LIO交互数据，当选通开关关断时，灵敏放大器与本地数据总线不再交互数据。此外，相邻位线BL上的输出数据经灵敏放大器和列选择信号单元109分别进入本地数据总线O和本地数据总线E。为了便于区别，图4中LIO:E示意出了本地数据总线E，LIO:O示意出了本地数据总线O，以CSL<n-1>、CSL<n>以及CSL<n+1>示出了列选择信号单元，选通开关位于列选择信号单元中(未示出)，敏感放大器位于位线BL两侧(未示出)。本地数据总线E又与块数据总线E通过本地转换电路(未示出)交互数据，本地数据总线O又与块数据总线O通过本地转换电路(未示出)交互数据。在图4中，以带箭头的实线YIO:E示意出了块数据总线E，以带箭头的实线YIO:O示意出了块数据总线O。
继续参考图3，以YIO1_O示意块数据总线O的一条，以YIO1_E示意块数据总线E的一条，在一种实施例中，图4中的YIO:E可理解为YIO1_E，图4中的YIO:O可理解为YIO1_O。在一种实施例中，一条YIO1_O或YIO1_E可以连接多个存储阵列105的YIO:O或YIO:E。YIO1_O经过块放大器110到第一检错纠错单元103，YIO1_E经过块放大器110到第二检错纠错单元104。
继续参考图3，YIO_O的数据进入第一检错纠错单元103，YIO_E的数据进入第二检错纠错单元104。本实施例中，U存储子块101和V存储子块102均包括本地转换电路(LocalSA，未示出)和偶数条本地数据总线，本地数据总线分为本地数据总线O和本地数据总线E，本地数据总线O通过本地转换电路连接块数据总线O，本地数据总线E通过本地转换电路连接块数据总线E。
需要说明的是，将本地数据总线按照自然数从零依次编号，编号为奇数的本地数据总线定义为本地数据总线O，编号为偶数的本地数据总线定义为本地数据总线E；或者说，物理位置相邻的存储阵列对应的本地数据总线中，处于奇数位置的本地数据总线定义为本地数据总线O，处于偶数位置的本地数据总线定义为本地数据总线E。
由于物理上相邻的数据放在不同的检错纠错单元中，即分别进入第一检错纠错单元103和第二检错纠错单元104中，当有两比特相邻错误发生的时候，由于这两比特错误分别在不同的检错纠错单元中进行纠错，因此能够同时处理掉这两比特错误。可以理解的是，即使工艺尺寸不断缩小，相邻电容之间发生桥连的风险增加，但是由于相邻电容对应的数据进入到不同的检错纠错单元中进行纠错，因此即使工艺尺寸不断缩小，仍能保证物理上相邻的两比特数据的错误均能被纠正。
也就是说，在一些实施例中，存储器包括存储阵列，存储阵列包含多条位线，每条位线连接存储阵列中的多个存储单元；多个列选择信号单元，列选择信号单元与灵敏放大器连接，灵敏放大器与位线一一对应设置；本地数据总线，本地数据总线分为本地数据总线O和本地数据总线E，相邻的位线经灵敏放大器和列选择信号单元分别电连接本地数据总线O和本地数据总线E；第一检错纠错单元和第二检错纠错单元，用于对数据进行检错纠错，其中，本地数据总线O与本地数据总线E中的一者电连接至第一检错纠错单元，本地数据总线O与本地数据总线E中的另一者电连接至第二检错纠错单元。
在一些例子中，至少部分存储单元包括电容和晶体管，晶体管具有与电容电连接的有源区；与相邻位线连接的两个存储单元中的电容分别位于同一字线的相对两侧，其中，分别位于同一字线的相对两侧的两个存储单元中的电容所对应的有源区相邻。
继续参考图3，列译码电路YDEC以及与列译码电路YDEC产生的列选择信号CSL，该列选择信号CSL与多个存储阵列105电连接，通过列选择信号CSL选择进行存储操作的存储阵列105。继续参考图4，在一种实施例中，列选择信号CSL对应图4中的CSL<n-1>、CSL<n>以及CSL<n+1>。
继续参考图3，U存储子块101中的存储阵列105的排布按照自然数从1开始编号，块数据总线与编号为偶数的存储阵列105电连接，更具体地，存储阵列105包括存储单元、本地数据总线E、本地数据总线O和本地转换电路，块数据总线通过本地转换电路与本地数据总线E连接；块数据总线通过本地转换电路与本地数据总线O连接，图3中以三角形符号标示了块数据总线与存储阵列105的连接关系。有关V存储子块102的块数据总线的连接关系的说明，可参考关于U存储子块101的相应描述，以下将不做赘述。
本实施例中，为了减小列选择信号线CSL1的长度，以便于减小列选择信号线CSL1的寄生电阻，从而降低功耗，对于U存储子块101，列译码电路YDEC分别位于多个存储阵列105的相对两侧，对于V存储子块102，列译码电路YDEC分别位于多个存储阵列105的相对两侧。需要说明的是，在其他实施例中，对于每一U存储子块或者V存储子块而言，列译码电路的数量也可以为一个。
可以理解的是，在一个例子中，块数据总线为2*4*(16*N)条，本地数据总线为2*4*M*(16*N)条；块数据总线O为4*(16*N)条，块数据总线E为4*(16*N)条；本地数据总线O为4*M*(16*N)条，本地数据总线E为4*M*(16*N)条；1条块数据总线O与M条本地数据总线O相对应，1条块数据总线E与M条本地数据总线E相对应；本地数据总线以相邻的4条为一组被划分为M*(16*N)组的本地数据总线O和M*(16*N)组的本地数据总线E。其中，M和N为大于或等于1的自然数。以M和N均为1为例，块数据总线为2*4*16条，本地数据总线为2*4*16条，块数据总线O为4*16条，块数据总线E为4*16条，本地数据总线O为4*16条，本地数据总线E为4*16条，共16组本地数据总线O和16组本地数据总线E。
在一个例子中，如图3所示，U存储子块101包括偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO1_O)连接第一检错纠错单元103，编号为偶数的块数据总线E(记为YIO1_E)连接第二检错纠错单元104；V存储子块102包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO2_O)连接第一检错纠错单元103，编号为偶数的块数据总线E(记为YIO2_E)连接第二检错纠错单元104。
这样，U存储子块101的块数据总线O(YIO1_O)的数据以及V存储子块102的块数据总线O(YIO2_O)的数据进入第一检错纠错单元103进行检错纠错；U存储子块101的块数据总线E(YIO1_E)的数据以及V存储子块102的块数据总线E(YIO2_E)的数据进入第二检错纠错单元104进行检错纠错。
在另一例子中，如图5所示，U存储子块101包括偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(YIO1_O)连接第一检错纠错单元103，编号为偶数的块数据总线E(YIO1_E)连接第二检错纠错单元104；V存储子块102包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(YIO2_O)连接第二检错纠错单元104，编号为偶数的块数据总线E(YIO2_E)连接第一检错纠错单元103。
继续参考图5，U存储子块101的块数据总线O(YIO1_O)的数据以及V存储子块102的块数据总线E(YIO2_E)的数据进入第一检错纠错单元103进行检错纠错；U存储子块101的块数据总线E(YIO1_E)的数据以及V存储子块102的块数据总线O(YIO2_O)的数据进入第二检错纠错单元104进行检错纠错。
在又一例子中，如图6所示，U存储子块101包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(YIO1_O)连接所述第二检错纠错单元104，编号为偶数的块数据总线E(YIO1_E)连接第一检错纠错单元103；V存储子块102包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(YIO2_O)连接第一检错纠错单元103，编号为偶数的块数据总线E(YIO2_E)连接第二检错纠错单元104。
继续参考图6，U存储子块101的块数据总线E(YIO1_E)的数据以及V存储子块102的块数据总线O(YIO2_O)的数据进入第一检错纠错单元103进行检错纠错；U存储子块101的块数据总线O(YIO1_O)的数据以及V存储子块102的块数据总线E(YIO2_E)的数据进入第二检错纠错单元104进行检错纠错。
在再一例子中，如图7所示，U存储子块101包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(YIO1_O)连接第二检错纠错单元104，编号为偶数的块数据总线E(YIO1_E)连接第一检错纠错单元103；V存储子块包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(YIO2_O)连接第二检错纠错单元104，编号为偶数的块数据总线E(YIO2_E)连接第一检错纠错单元103。
继续参考图7，U存储子块101的块数据总线E的数据以及V存储子块102的块数据总线E(YIO1_E和YIO2_E)的数据进入第一检错纠错单元103进行检错纠错；U存储子块101的块数据总线O的数据以及V存储子块102的块数据总线O(YIO1_O和YIO2_O)的数据进入第二检错纠错单元104进行检错纠错。
本实施例提供的存储器，由于同一存储子块的输出数据分别输入至不同的检错纠错单元中，即部分输出数据输入至第一检错纠错单元103进行检错纠错，其余部分输出数据输入至第二检错纠错单元104进行检错纠错，这样如果同时存在两比特数据出错，则第一检错纠错单元103和第二检错纠错单元104能够分别对两比特中的一比特数据进行纠正，从而提高存储器的检错纠错能力。
本发明另一实施例还提供一种存储器，该存储器与前述实施例提供的存储器大致相同，主要区别包括另一实施例中，U存储子块的输出数据包括高比特位数据(高位数据)和低比特位数据(低位数据)；V存储子块的输出数据包括高比特位数据和低比特位数据。以下将结合附图对本发明另一实施例提供的存储器进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
图8为本发明另一实施例提供的存储器的一种结构示意图，图9为本发明另一实施例提供的存储器的另一种结构示意图。
参考图8，本实施例中，存储器包括：多个存储块200，存储块200包括U存储子块和V存储子块；第一检错纠错单元203以及第二检错纠错单元204。
存储器还包括列译码电路YDEC以及块放大器210。存储块200包括多个存储阵列205。具体地，U存储子块的输出数据中部分对应为高位数据，其余部分对应为低位数据；V存储子块的输出数据中部分对应为高位数据，其余部分对应为低位数据。更具体地，在一个例子中，U存储子块的输出数据中一半对应为高位数据，另一半对应为低位数据；V存储子块的输出数据红一半对应为高位数据，另一半对应为低位数据。
这样，由于U存储子块的输出数据包括低位数据和高位数据，因此单次访问只会访问U存储子块中的部分存储阵列，从而降低存储器的功耗；同样的，由于V存储子块的输出数据包括低位数据和高位数据，因此单次访问只会访问V存储子块中的部分存储阵列，也有利于降低存储器的功耗。
在一个例子中，如图8所示，U存储子块包括第一U存储子块211以及第二U存储子块221，第一U存储子块211输出数据为高位数据，第二U存储子块221输出数据为低位数据。V存储子块包括第一V存储子块212以及第二V存储子块222，第一V存储子块212输出数据为高位数据，第二V存储子块222输出数据为低位数据。
U存储子块包括块数据总线，具体包括与第一U存储子块211对应的块数据总线YIO_U1_O(编号为奇数)和块数据总线YIO_U1_E(编号为偶数)，以及与第二U存储子块221对应的块数据总线YIO_U2_O(编号为奇数)和块数据总线YIO_U2_E(编号为偶数)；V存储子块包括块数据总线，具体包括与第一V存储子块212对应的块数据总线YIO_V1_O(编号为奇数)和块数据总线YIO_V1_E(编号为偶数)，以及与第二V存储子块222对应的块数据总线YIO_V2_O(编号为奇数)和块数据总线YIO_V2_E(编号为偶数)。块数据总线YIO_U1_E、块数据总线YIO_U2_E、块数据总线YIO_V1_E、块数据总线YIO_V2_E与第一检错纠错单元203连接，块数据总线YIO_U1_O、块数据总线YIO_U2_O、块数据总线YIO_V1_O、块数据总线YIO_V2_O与第二检错纠错单元204的连接，图8中三角形206表示块数据总线与相应的存储阵列电连接。
继续参考图8，提供一实施例，例如，将第一U存储子块211的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_U1_E)、第二U存储子块221的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_U2_E)、第一V存储子块212的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_V1_E)、第二V存储子块222的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_V2_E)，总共136bits(128bits有效数据+8bits校验位)输入第一检错纠错单元203；将第一U存储子块211的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_U1_O)、第二U存储子块221的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_U2_O)、第一V存储子块212的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_V1_O)、第二V存储子块222的34bits(32bits有效数据+2bits校验位，对应块数据总线YIO_V2_O)，总共136bits(128bits有效数据+8bits校验位)输入第二检错纠错单元204。由于同一存储子块(例如第一U存储子块211)的输出数据分别输入至不同的检错纠错单元中，即部分输出数据输入至第一检错纠错单元203进行检错纠错，其余部分输出数据输入至第二检错纠错单元204进行检错纠错，这样如果同时存在两比特数据出错，则第一检错纠错单元203和第二检错纠错单元204能够分别对两比特中的一比特数据进行纠正，从而提高存储器的检错纠错能力。
在另一例子中，如图9所示，U存储子块包括依次排列的第一U存储子块211、第二U存储子块221、第三U存储子块231以及第四U存储子块241，第一U存储子块211以及第三U存储子块231的输出数据为高位数据，第二U存储子块221以及第四U存储子块241的输出数据为低位数据。V存储子块包括依次排列的第一V存储子块212、第二V存储子块222、第三V存储子块232以及第四V存储子块242，第一V存储子块212以及第三V存储子块232的输出数据为高位数据，第二V存储子块222以及第四V存储子块242的输出数据为低位数据。图9中三角形206表示块数据总线与相应的存储阵列电连接。
如前一实施例所述，按照奇数偶数位置将U存储子块对应的块数据总线划分为块数据总线YIO_U_O1、块数据总线YIO_U_O2、块数据总线YIO_U_E1、块数据总线YIO_U_E2；按照奇数偶数位置将V存储子块对应的块数据总线划分为块数据总线YIO_V_O1、块数据总线YIO_V_O2、块数据总线YIO_V_E1、块数据总线YIO_V_E2。其中，块数据总线YIO_U_O1与第一U存储子块211、和第三U存储子块231连接，块数据总线YIO_U_O2与第二U存储子块221、和第四U存储子块241连接；块数据总线YIO_V_O1与第一V存储子块212、和第三V存储子块232连接，块数据总线YIO_V_O2与第二V存储子块222、和第四V存储子块242连接。
有关U存储子块和V存储子块对应的块数据总线与第一纠错单元203和第二纠错单元204的连接关系，可参考前述实施例的说明在此不再赘述。
与前述实施例相比，本实施例提供的存储器不仅能同时对两个数据进行纠错，且由于U存储子块和V存储子块中输出数据部分为高位数据，其余为低位数据，因此在单次访问存储器时仅访问U存储子块或者V存储子块中的部分存储阵列，有利于降低存储器的功耗。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (20)
1.一种存储器，其特征在于，包括：
存储阵列，所述存储阵列包含多条位线，每条所述位线连接所述存储阵列中的多个存储单元；
多个列选择信号单元，所述列选择信号单元与灵敏放大器连接，所述灵敏放大器与所述位线一一对应设置；
本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，相邻的所述位线经所述灵敏放大器和所述列选择信号单元分别电连接所述本地数据总线O和所述本地数据总线E；
第一检错纠错单元和第二检错纠错单元，用于对数据进行检错纠错，其中，所述本地数据总线O与所述本地数据总线E中的一者电连接至所述第一检错纠错单元，所述本地数据总线O与所述本地数据总线E中的另一者电连接至所述第二检错纠错单元。
2.如权利要求1所述的存储器，其特征在于，相邻所述位线上的数据经由所述灵敏放大器和所述列选择信号单元分别进入所述本地数据总线O和所述本地数据总线E。
3.如权利要求2所述的存储器，其特征在于，所述列选择信号单元位于所述存储阵列的相对两侧，所述本地数据总线O经所述存储阵列一侧的所述列选择信号单元与一所述位线电连接，所述本地数据总线E经所述存储阵列另一侧的所述列选择信号单元与另一所述位线电连接。
4.如权利要求1所述的存储器，其特征在于，所述存储器还包括：
块数据总线E，所述块数据总线E与所述本地数据总线E交互数据；
块数据总线O，所述块数据总线O与所述本地数据总线O交互数据；
其中，所述本地数据总线O经由所述块数据总线O电连接至所述第一检错纠错单元与所述第二检错纠错单元中的一者，所述本地数据总线E经由所述块数据总线E电连接至所述第一检错纠错单元与所述第二检错纠错单元中的另一者。
5.如权利要求4所述的存储器，其特征在于，所述存储器还包括本地转换电路；所述本地数据总线E通过所述本地转换电路电连接所述块数据总线E；所述本地数据总线O通过所述本地转换电路电连接所述块数据总线O。
6.如权利要求1所述的存储器，其特征在于，物理上相邻的所述本地数据总线对应的数据分别进入所述第一检错纠错单元和所述第二检错纠错单元。
7.如权利要求1所述的存储器，其特征在于，所述列选择信号单元包括选通开关，列选择信号控制所述选通开关的导通或关断；其中，当所述选通开关导通时，与所述位线相对应的所述灵敏放大器与所述本地数据总线交互数据；当所述选通开关关断时，与所述位线相对应的所述灵敏放大器与所述本地数据总线不再交互数据。
8.如权利要求7所述的存储器，其特征在于，所述存储器还包括：
列译码电路，所述列译码电路产生所述列选择信号；
其中，所述列译码电路分别位于多个所述存储阵列的相对两侧。
9.如权利要求1所述的存储器，其特征在于，所述存储器包括U存储子块和V存储子块；其中，所述U存储子块以及所述V存储子块均包括所述存储阵列、所述列选择信号单元以及所述本地数据总线。
10.如权利要求9所述的存储器，其特征在于，所述U存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的所述块数据总线为块数据总线O，编号为偶数的所述块数据总线为块数据总线E；所述块数据总线O连接所述第一检错纠错单元和所述第二检错纠错单元中的一者，所述块数据总线E连接所述第二检错纠错单元和所述第二检错纠错单元中的另一者。
11.如权利要求9所述的存储器，其特征在于，所述V存储子块包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的所述块数据总线为块数据总线O，编号为偶数的所述块数据总线为块数据总线E；所述块数据总线O连接所述第一检错纠错单元和所述第二检错纠错单元中的一者，所述块数据总线E连接所述第二检错纠错单元和所述第二检错纠错单元中的另一者。
12.如权利要求10或11所述的存储器，其特征在于，所述V存储子块和所述U存储子块均包括本地转换电路和偶数条所述本地数据总线，所述本地数据总线分为所述本地数据总线O和所述本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。
13.如权利要求10或11所述的存储器，其特征在于，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N)条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总线E。
14.如权利要求9所述的存储器，其特征在于，所述U存储子块的输出数据包括高比特位数据和低比特位数据；所述V存储子块的输出数据包括高比特位数据和低比特位数据。
15.如权利要求9所述的存储器，其特征在于，所述U存储子块的存储容量与所述V存储子块的存储容量相同。
16.如权利要求1所述的存储器，其特征在于，每条所述本地数据总线通过选通开关与偶数个所述灵敏放大器连接，所述灵敏放大器与所述存储器中的位线一一对应设置。
17.如权利要求16所述的存储器，其特征在于，相邻两条所述位线上的输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。
18.如权利要求1所述的存储器，其特征在于，至少部分所述存储单元包括电容和晶体管，所述晶体管具有与所述电容电连接的有源区；与相邻所述位线连接的两个所述存储单元中的电容分别位于同一字线的相对两侧，其中，分别位于同一所述字线的相对两侧的两个所述存储单元中的所述电容所对应的所述有源区相邻。
19.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的输入位数与所述第二检错纠错单元的输入位数相同。
20.如权利要求1所述的存储器，其特征在于，所述第一检错纠错单元的内部检错算法与所述第二检错纠错单元的内部检错算法相同。
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- 2021-07-13 WO PCT/CN2021/106114 patent/WO2022057417A1/zh unknown
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| WO2022057417A1 (zh) | 2022-03-24 |
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