CN115424654A - 存储器 - Google Patents

Abstract

本申请涉及一种存储器，包括存储模块、读模块、第一校验模块及第二校验模块，存储模块包括多个感测放大器阵列和多个存储单元阵列，感测放大器阵列与存储单元阵列交替排布；第一数据线与各感测放大器阵列均电连接；读模块用于对第一数据线上的数据进行读取；第一校验模块、第二校验模块与读模块均电连接；读模块被配置为：将读取数据的部分传输至第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块以进行检错和/或纠错；其中，传输至第一校验模块的数据与传输至第二校验模块的数据分别来自于相邻的感测放大器阵列。本申请能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷。

Description

存储器

技术领域

本申请涉及半导体存储技术领域，特别是涉及一种存储器。

背景技术

随着半导体技术的快速发展，市场对半导体存储装置的存储容量及其对存储数据的读写效率的要求越来越高。并且，随着应用侧用户需求的提升及成本要求，半导体存储装置的存储阵列单元的体积需要不断缩小，给工艺制造带来了更高的挑战，发生单个存储单元失效缺陷以及相邻存储单元失效缺陷概率也在不断增加。

为了提高半导体存储装置的产品良率及可靠性，半导体存储产品出厂前的内部测试会确保所有存储单元缺陷均已被冗余单元所修复。然而，半导体存储装置在不同的应用场景下，在使用过程中也很大概率会出现单个存储单元失效缺陷以及相邻存储单元失效缺陷。

传统的半导体存储装置中，一般采用奇偶位校验的方法来实现对单个存储单元失效缺陷的检错及纠错。然而，奇偶位校验的方法不能检测出相邻存储单元失效缺陷，不能及时发现并修复半导体存储装置中相邻存储单元失效缺陷，容易导致半导体存储装置中出现更多相邻存储单元失效缺陷，影响半导体存储产品存储数据的准确性及使用寿命。

发明内容

基于此，提供一种存储器，能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷，提高半导体存储产品存储数据的准确性及使用寿命。

为实现上述目的及其他目的，本申请提供了一种存储器，包括存储模块、读模块、第一校验模块及第二校验模块，存储模块包括多个感测放大器阵列和多个存储单元阵列，感测放大器阵列与所述存储单元阵列交替排布，所述感测放大器阵列用于对所述存储单元阵列进行数据读写；第一数据线与各所述感测放大器阵列均电连接；读模块与所述第一数据线电连接，用于对所述第一数据线上的数据进行读取；第一校验模块与所述读模块电连接；第二校验模块与所述读模块电连接；所述读模块被配置为：将读取数据的部分传输至所述第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至所述第二校验模块以进行检错和/或纠错；其中，传输至所述第一校验模块的数据与传输至所述第二校验模块的数据分别来自于相邻的感测放大器阵列。

于上述实施例中的存储器中，通过设置存储模块中存储单元阵列与用于对存储单元阵列进行数据读写的感测放大器阵列交替排布，各感测放大器阵列均与第一数据线例如全局数据线电连接以接收第一数据线上的数据，第一数据线上的数据包括待写数据和校验码数据，使得读模块将读取数据的部分传输至第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块以进行检错和/或纠错，其中，传输至第一校验模块的数据与传输至第二校验模块的数据分别来自于相邻的感测放大器阵列，避免出现不能识别相邻存储单元失效缺陷的情况，从而能够及时发现并修复半导体存储装置中相邻存储单元失效缺陷，提高半导体存储产品存储数据的准确性及使用寿命。

在其中一个实施例中，所述第一数据线包括多组第一数据正线和第一数据反线，所述第一数据正线和所述第一数据反线传输互为反相的数据，以便于将第一数据正线和第一数据反线传输的数据相互参考或对比，以提高传输数据的准确性。

在其中一个实施例中，所述读模块包括多个读电路单元，每一所述读电路单元电连接一组所述第一数据正线和所述第一数据反线，以便于为每个存储单元设置对应的读电路单元，利用读电路单元对从对应的存储单元中读取的数据进行放大，提高传输数据的抗噪能力，并利用第一数据正线和第一数据反线上的数据相互参考或对比，提高数据传输的准确性。

在其中一个实施例中，所述读电路单元包括放大电路，所述第一数据正线通过第一开关单元与所述放大电路的第一输入端电连接，所述第一数据反线通过第二开关单元与所述放大电路的第二输入端电连接，其中所述放大电路用于对所述第一输入端和所述第二输入端的信号进行放大。

在其中一个实施例中，所述第一开关单元的控制端和所述第二开关单元的控制端均接收读使能信号，用于在所述读使能信号为有效状态时将所述第一数据正线和所述第一数据反线的信号分别传输至所述放大电路的所述第一输入端和所述放大电路的所述第二输入端。

在其中一个实施例中，所述读电路单元还包括输出电路，所述输出电路的输入端电连接所述放大电路的所述第一输入端，用于将所述放大电路的所述第一输入端的信号输出至第二数据线。

在其中一个实施例中，所述读电路单元还包括匹配电路，所述匹配电路与所述放大电路的所述第二输入端电连接，用于匹配所述放大电路的所述第一输入端和所述放大电路的所述第二输入端的负载。

在其中一个实施例中，所述存储器还包括预充电模块，所述预充电模块与所述放大电路的所述第一输入端和所述放大电路的所述第二输入端均电连接，用于预充电。

在其中一个实施例中，所述放大电路包括第一晶体管、第二晶体管、第三晶体管及第四晶体管，第一晶体管被配置为：源极与第一电压电连接，栅极与所述放大电路的所述第二输入端电连接；第二晶体管被配置为：源极与第二电压电连接，漏极与所述第一晶体管的漏极及所述放大电路的所述第一输入端均电连接；第三晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一晶体管的栅极及所述放大电路的所述第二输入端均电连接，栅极与所述放大电路的所述第一输入端电连接；第四晶体管被配置为：源极与所述第二电压电连接，漏极与所述第三晶体管的漏极及所述第二晶体管的栅极均电连接，栅极与所述放大电路的所述第一输入端电连接。

于上述实施例中的存储器中，通过设置串联的第一晶体管与第二晶体管形成第一反相器，并设置串联的第三晶体管与第四晶体管形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由第一数据线读取的数据放大锁存后输出，以提高输出数据的抗噪能力。

在其中一个实施例中，所述输出电路包括第五晶体管及第六晶体管，第五晶体管被配置为：源极与所述第一电压电连接，栅极与所述放大电路的所述第一输入端电连接，漏极与所述第二数据线电连接；第六晶体管被配置为：漏极与所述第五晶体管的漏极及所述第二数据线均电连接，栅极与所述第五晶体管的栅极及所述放大电路的所述第一输入端均电连接。

于上述实施例中的存储器中，通过控制第五晶体管、第六晶体管动作，以控制放大电路的供电情况，并配合放大电路在预充电阶段、电荷共享阶段、放大阶段与回写阶段这四个工作阶段对电能的需求情况，与第一晶体管、第二晶体管、第三晶体管与第四晶体管协同动作，使得放大电路可以将经由第一数据线读取的数据放大锁存，并可以将该放大锁存的数据经由输出电路输出。

在其中一个实施例中，所述输出电路还包括第七晶体管，所述第六晶体管的源极通过所述第七晶体管与所述第二电压电连接，例如可以设置第二电压为地或者幅值比第一电压的幅值更低且接近于零的电压。

在其中一个实施例中，所述存储器还包括写模块，所述写模块包括多个写电路单元，每一所述写电路单元电连接所述第二数据线、写使能信号、均衡信号及一组所述第一数据正线和所述第一数据反线，所述写模块用于根据所述写使能信号及所述均衡信号向所述第一数据正线或所述第一数据反线写入数据。

在其中一个实施例中，所述写电路单元包括平衡模块、第一控制单元及第二控制单元，平衡模块与所述第一数据正线、所述第一数据反线及所述均衡信号均电连接；第一控制单元与所述第一数据正线、所述平衡模块、所述写使能信号及所述第二数据线均电连接，用于根据所述写使能信号控制所述第一数据正线连接至高电平或低电平；第二控制单元与所述第一数据反线、所述平衡模块、所述写使能信号及所述第二数据线均电连接，用于根据所述写使能信号控制所述第一数据反线连接至高电平或低电平。

在其中一个实施例中，所述平衡模块包括第八晶体管、第一反向器及第二反向器，第八晶体管被配置为：源极与所述第一数据正线电连接，漏极与所述第一数据反线电连接；第一反向器被配置为：输出端与所述第八晶体管的栅极电连接，输入端与所述第一控制单元及所述第二控制单元均电连接；第二反向器被配置为：输出端与所述第一反向器的输入端、所述第一控制单元及所述第二控制单元均电连接，输入端与所述均衡信号电连接。

在其中一个实施例中，所述第一控制单元包括第九晶体管、第十晶体管、第一或非门、第二或非门、第一与非门及第一与门，第九晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一数据正线电连接；第十晶体管被配置为：漏极与所述第九晶体管的漏极及所述第一数据正线均电连接，源极与所述第二电压电连接；第一或非门被配置为：输出端与所述第九晶体管的栅极电连接，第一输入端与所述第二反向器的输出端电连接；第二或非门被配置为：输出端与所述第十晶体管的栅极电连接，第二输入端与所述第二数据线电连接；第一与非门被配置为：输出端与所述第二或非门的第一输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述均衡信号电连接；第一与门被配置为：输出端与所述第一或非门的第二输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述第二数据线电连接。

在其中一个实施例中，所述第二控制单元包括第十一晶体管、第十二晶体管、第三或非门、第四或非门、第二与门及第三反向器，第十一晶体管被配置为：源极与所述第一电压电连接，漏极与所述第一数据反线电连接；第十二晶体管被配置为：漏极与所述第十一晶体管的漏极及所述第一数据反线均电连接，源极与所述第二电压电连接；第三或非门被配置为：输出端与所述第十一晶体管的栅极电连接，第一输入端与所述第二反相器的输出端电连接；第四或非门被配置为：输出端与所述第十二晶体管的栅极电连接，第一输入端与所述第一与非门的输出端电连接；第二与门被配置为：输出端与所述第三或非门的第二输入端电连接，第一输入端与所述写使能信号电连接；第三反向器被配置为：输出端与所述第四或非门的第二输入端及所述第二与门的第二输入端均电连接，输入端与所述第二数据线电连接。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种出现存储单元失效缺陷的存储器的结构示意图；

图2a为本申请第一实施例中提供的一种存储器的电路原理示意图；

图2b为本申请第二实施例中提供的一种存储器的电路原理示意图；

图2c为本申请第三实施例中提供的一种存储器的电路原理示意图；

图3为本申请第四实施例中提供的一种存储器的电路原理示意图；

图4为本申请一实施例中读电路单元的电路原理示意图；

图5为本申请第五实施例中读电路单元的电路原理示意图；

图6为本申请第六实施例中读电路单元的电路原理示意图；

图7为本申请第七实施例中读电路单元的电路原理示意图；

图8为本申请一实施例中写电路单元的电路原理示意图；

图9为本申请一实施例中读电路单元的电路示意图；

图10为本申请一实施例中写电路单元的电路示意图；

附图标记说明：

100、存储模块；101、单个存储单元失效缺陷；102、相邻存储单元失效缺陷；10、感测放大器阵列；20、存储单元阵列；30、第一数据线；31、第一数据正线；32、第一数据反线；40、读模块；41、读电路单元；411、放大电路；412、第一开关单元；413、第二开关单元；414、输出电路；415、匹配电路；416、预充电模块；51、第一校验模块；52、第二校验模块；60、第二数据线；700、写模块；70、写电路单元；71、平衡模块；72、第一控制单元；73、第二控制单元。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。另外，贯穿说明书和跟随的权利要求中所使用的某些术语指代特定元件。本领域的技术人员会理解为，制造商可以用不同的名字指代元件。本文件不想要区分名字不同但是功能相同的元件。在以下的描述和实施例中，术语“包含”和“包括”都是开放式使用的，因此应该解读为“包含，但不限于……”。同样，术语“连接”想要表达间接或直接的电气连接。相应地，如果一个设备被连接到另一个设备上，连接可以通过直接的电气连接完成，或者通过其他设备和连接件的间接电气连接完成。

应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

对于半导体存储装置来说，存储容量及存储数据的准确度是其重要的性能参数之一。然而，随着半导体存储装置存储容量的增加，单位面积芯片中分布的存储单元的数量不断增加，存储芯片中存储单元的密度不断增加，相邻存储单元之间的间隔距离不断减小，导致半导体存储装置在不同的应用场景下，在使用过程中很容易出现单个存储单元失效缺陷101以及相邻存储单元失效缺陷102，如图1所示。然而，传统的对半导体芯片存储单元读取数据的校验方法不能检测出相邻存储单元失效缺陷102，不能及时发现并修复由于半导体存储装置中相邻存储单元失效缺陷102导致的两比特位(2-bit)数据错误，影响半导体存储产品存储数据的准确性。为了及时发现并修复由于半导体存储装置中相邻存储单元失效缺陷102导致的两比特位(2-bit)数据错误，提高半导体存储产品存储数据的准确性及使用寿命，本申请提供了一种存储器。

作为示例，请参考图2a，在本申请的一个实施例中，存储器包括存储模块100、读模块40、第一校验模块51及第二校验模块52，存储模块100包括多个感测放大器阵列10和多个存储单元阵列20，感测放大器阵列10与存储单元阵列20交替排布，感测放大器阵列10用于对存储单元阵列20进行数据读写；第一数据线30与各感测放大器阵列10均电连接；读模块40与第一数据线30电连接，用于对第一数据线30上的数据进行读取；第一校验模块51与读模块40电连接；第二校验模块52与读模块40电连接；读模块40被配置为：将读取数据的部分传输至第一校验模块51以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块52以进行检错和/或纠错；其中，传输至第一校验模块51的数据与传输至第二校验模块52的数据分别来自于相邻的感测放大器阵列10。

作为示例，请继续参考图2a，通过设置存储模块100中存储单元阵列20与用于对存储单元阵列20进行数据读写的感测放大器阵列10交替排布，各感测放大器阵列10均与第一数据线30例如全局数据线YIO电连接以接收第一数据线30上的数据，第一数据线30上的数据包括待写数据和校验码数据，使得读模块40将读取数据的部分传输至第一校验模块51以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块52以进行检错和/或纠错，其中，传输至第一校验模块51的数据与传输至第二校验模块52的数据分别来自于相邻的感测放大器阵列10，避免出现不能识别相邻存储单元失效缺陷的情况，从而能够及时发现并修复由于半导体存储装置中相邻存储单元失效缺陷导致的两比特位(2-bit)数据错误，提高半导体存储产品存储数据的准确性及使用寿命。

作为示例，请参考图2b，在本申请的一个实施例中，可以将存储模块100与读模块40对应设置；每个存储模块100包括多个感测放大器阵列10和多个存储单元阵列20，其中，感测放大器阵列10与存储单元阵列20交替排布，感测放大器阵列10用于对存储单元阵列20进行数据读写。每个存储模块100内的各感测放大器阵列10均经由第一数据线30与对应的读模块40电连接。读模块40用于对与其电连接的第一数据线30上的数据进行读取，将读取数据的部分传输至第一校验模块51以进行检错和/或纠错，并将读取数据的另外部分传输至第二校验模块52以进行检错和/或纠错；其中，传输至第一校验模块51的数据与传输至第二校验模块52的数据分别来自于相邻的感测放大器阵列10。例如，对于每一个存储模块100，可以设置对应的读模块40将读取的编码数为偶数的感测放大器阵列10的数据传输至第一校验模块51，并将读取的编码数为奇数的感测放大器阵列10的数据传输至第二校验模块52。类似地，在本申请的一个实施例中，对于每一个存储模块100，可以设置对应的读模块40将读取的编码数为奇数的感测放大器阵列10的数据传输至第一校验模块51，并将读取的编码数为偶数的感测放大器阵列10的数据传输至第二校验模块52。本实施例能够避免出现不能识别相邻存储单元失效缺陷的情况，从而能够及时发现并修复由于半导体存储装置中相邻存储单元失效缺陷导致的两比特位(2-bit)数据错误，提高半导体存储产品存储数据的准确性及使用寿命。

作为示例，请参考图2c，在本申请的一个实施例中，存储器还包括写模块700，写模块700与第一数据线30及第二数据线60均电连接，写模块700用于根据第二数据线60上的数据向第一数据线30写入数据。作为示例，请参考图3，在本申请的一个实施例中，第一数据线30包括多组第一数据正线31和第一数据反线32，第一数据正线31和第一数据反线32传输互为反相的数据，以便于将第一数据正线31和第一数据反线32传输的数据相互参考或对比，以提高传输数据的准确性。在本实施例中，可以设置第一数据正线31为全局数据线YIO，并设置第一数据反线32为互补全局数据线YIO_，其中，全局数据线YIO与互补全局数据线YIO_传输互为反相的数据。

作为示例，请继续参考图3，在本申请的一个实施例中，读模块40包括多个读电路单元41，每一读电路单元41电连接一组第一数据正线31和第一数据反线32，便于为每个存储单元设置对应的读电路单元41，以利用读电路单元41对从对应的存储单元中读取的数据进行放大，提高传输数据的抗噪能力，并利用第一数据正线31和第一数据反线32上的数据相互参考或对比，提高数据传输的准确性。

作为示例，请参考图4，在本申请的一个实施例中，读电路单元41包括放大电路411，第一数据正线31通过第一开关单元412与放大电路411的第一输入端电连接，第一数据反线32通过第二开关单元413与放大电路411的第二输入端电连接，其中放大电路411用于对所述第一输入端和所述第二输入端的信号进行放大。

作为示例，请继续参考图4，在本申请的一个实施例中，第一开关单元412和第二开关单元413的控制端均接收读使能信号YIO_sel，用于在读使能信号YIO_sel为有效状态时将第一数据正线31和第一数据反线32的信号分别传输至放大电路411的第一输入端和放大电路411的第二输入端。

作为示例，请参考图5，在本申请的一个实施例中，读电路单元41还包括输出电路414，输出电路414的输入端电连接放大电路411的第一输入端，用于将放大电路411的第一输入端的信号输出至第二数据线60。在本实施例中，可以设置第二数据线60为本地数据线LIO。在本申请的其他实施例中，可以设置第二数据线60包括本地数据线LIO及互补本地数据线LIO，其中，本地数据线LIO与互补本地数据线LIO传输互为反相的数据。

作为示例，请参考图6，在本申请的一个实施例中，读电路单元41还包括匹配电路415，匹配电路415与放大电路411的第二输入端电连接，用于匹配放大电路411的第一输入端和放大电路411的第二输入端的负载。

作为示例，请参考图7，在本申请的一个实施例中，读电路单元41还包括预充电模块416，预充电模块416与放大电路411的第一输入端和放大电路411的第二输入端均电连接，用于预充电。

作为示例，请参考图8，在本申请的一个实施例中，存储器还包括写模块(图8未示出)，写模块包括多个写电路单元70，每一写电路单元70电连接第二数据线60、写使能信号WrEn、均衡信号EQ及一组第一数据正线31和第一数据反线32，写模块用于根据写使能信号及均衡信号向第一数据正线31或第一数据反线32写入数据。

作为示例，请继续参考图8，在本申请的一个实施例中，写电路单元70包括平衡模块71、第一控制单元72及第二控制单元73，平衡模块71与第一数据正线31、第一数据反线32及均衡信号EQ均电连接；第一控制单元72与第一数据正线31、平衡模块71、写使能信号WrEn及第二数据线60均电连接，用于根据写使能信号WrEn控制第一数据正线31连接至高电平或低电平；第二控制单元73与第一数据反线32、平衡模块71、写使能信号WrEn及第二数据线60均电连接，用于根据写使能信号WrEn控制第一数据反线32连接至高电平或低电平。在本实施例中，可以设置第一数据正线31为全局数据线YIO，并设置第一数据反线32为互补全局数据线YIO_，其中，全局数据线YIO与互补全局数据线YIO_传输互为反相的数据。

作为示例，请参考图9，在本申请的一个实施例中，放大电路411包括第一晶体管M1、第二晶体管M2、第三晶体管M3及第四晶体管M4，第一晶体管M1被配置为：源极与第一电压VDD1电连接，栅极与放大电路411的第二输入端2电连接；第二晶体管M2被配置为：源极接地，漏极与第一晶体管M1的漏极及放大电路411的第一输入端1均电连接；第三晶体管M3被配置为：源极与第一电压VDD1电连接，漏极与第一晶体管M1的栅极及放大电路411的第二输入端2均电连接，栅极与放大电路411的第一输入端1电连接；第四晶体管M4被配置为：源极接地，漏极与第三晶体管M3的漏极及第二晶体管M2的栅极均电连接，栅极与放大电路411的第一输入端1电连接。在本申请的其他实施例中，可以将第二晶体管M2的源极及第四晶体管M4的源极均与幅值比第一电压VDD1的幅值更低的第二电压电连接。本实施例中将第二晶体管M2的源极及第四晶体管M4的源极均接地，旨在示意性说明本实施例的实现原理。

作为示例，请继续参考图9，通过设置串联的第一晶体管M1与第二晶体管M2形成第一反相器，并设置串联的第三晶体管M3与第四晶体管M4形成第二反相器，使得第一反相器与第二反相器共同作用形成锁存器。锁存器可以将经由全局数据线YIO与互补全局数据线YIO_读取的数据放大锁存后输出，以提高输出数据的抗噪能力。

作为示例，请继续参考图9，输出电路414包括第五晶体管M5及第六晶体管M6，第五晶体管M5被配置为：源极与第一电压VDD1电连接，栅极与放大电路411的第一输入端1电连接，漏极与第二数据线60电连接；第六晶体管M6被配置为：漏极与第五晶体管M5的漏极及第二数据线60均电连接，栅极与第五晶体管M5的栅极及放大电路411的第一输入端1均电连接。

作为示例，请继续参考图9，通过控制第五晶体管M5、第六晶体管M6动作，以控制放大电路411的供电情况，并配合放大电路411在预充电阶段、电荷共享阶段、放大阶段与回写阶段这四个工作阶段对电能的需求情况，与第一晶体管M1、第二晶体管M2、第三晶体管M3与第四晶体管M4协同动作，使得放大电路411可以将经由全局数据线YIO与互补全局数据线YIO_读取的数据放大锁存，并可以将该放大锁存的数据经由输出电路414输出，以写入对应的存储单元中。

作为示例，请继续参考图9，输出电路414还包括第七晶体管M7，第六晶体管M6的源极通过第七晶体管M7接地。在本申请的其他实施例中，可以设置第六晶体管M6的源极通过第七晶体管M7与幅值比第一电压VDD1的幅值更低的第二电压电连接。

作为示例，请继续参考图9，在本申请的一个实施例中，可以设置第一开关单元412包括晶体管Q1，并设置第二开关单元413包括晶体管Q2，其中，晶体管Q1被配置为：源极与全局数据线YIO电连接，漏极与放大电路411的第一输入端1电连接，栅极与读使能信号YIO_sel电连接；晶体管Q2被配置为：源极与互补全局数据线YIO_电连接，漏极与放大电路411的第二输入端2电连接，栅极与读使能信号YIO_sel电连接。晶体管Q1与晶体管Q2用于在读使能信号YIO_sel为有效状态时将全局数据线YIO和互补全局数据线YIO_的信号分别传输至放大电路411的第一输入端1或放大电路411的第二输入端2。

作为示例，请继续参考图9，在本申请的一个实施例中，匹配电路415包括晶体管Q3、晶体管Q4、晶体管Q5及晶体管Q6，晶体管Q3被配置为：源极与第一电压VDD1电连接，栅极与放大电路411的第二输入端2电连接；晶体管Q4被配置为：漏极与晶体管Q3的漏极电连接，栅极与放大电路411的第二输入端2电连接；晶体管Q5被配置为：漏极与晶体管Q4的源极电连接，源极接地，栅极与复位控制信号Rst电连接；晶体管Q6被配置为：源极与第一电压VDD1电连接，漏极与晶体管Q3的漏极及晶体管Q4的漏极均电连接，栅极与复位控制信号Rst电连接。

作为示例，请继续参考图9，在本申请的一个实施例中，预充电模块416包括晶体管Q7、晶体管Q8及晶体管Q9，晶体管Q7被配置为：源极与第一电压VDD1电连接，漏极与放大电路411的第一输入端1电连接，栅极与均衡信号EQ电连接；晶体管Q8被配置为：源极与第一电压VDD1电连接，漏极与放大电路411的第二输入端2电连接，栅极与均衡信号EQ电连接；晶体管Q9被配置为：源极与放大电路411的第一输入端1及晶体管Q7的漏极均电连接，漏极与放大电路411的第二输入端2及晶体管Q8的漏极均电连接，栅极与均衡信号EQ电连接。

作为示例，请参考图10，在本申请的一个实施例中，平衡模块(图10中未示出)包括第八晶体管M8、第一反向器InV1及第二反向器InV2，第八晶体管M8被配置为：源极与全局数据线YIO电连接，漏极与互补全局数据线YIO_电连接；第一反向器InV1被配置为：输出端与第八晶体管M8的栅极电连接，输入端与第一控制单元72及第二控制单元73均电连接；第二反向器InV2被配置为：输出端与第一反向器InV1的输入端、第一控制单元72及第二控制单元73均电连接，输入端与均衡信号EQ电连接。

作为示例，请继续参考图10，第一控制单元72包括第九晶体管M9、第十晶体管M10、第一或非门Nor1、第二或非门Nor2、第一与非门NAnd1及第一与门And1，第九晶体管M9被配置为：源极与第一电压VDD1电连接，漏极与全局数据线YIO电连接；第十晶体管被配置为：漏极与第九晶体管的漏极及全局数据线YIO均电连接，源极接地；第一或非门Nor1被配置为：输出端与第九晶体管M9的栅极电连接，第一输入端与第二反向器InV2的输出端电连接；第二或非门Nor2被配置为：输出端与第十晶体管M10的栅极电连接，第一输入端与第二控制单元73电连接，第二输入端与第二数据线60电连接；第一与非门NAnd1被配置为：输出端与第二或非门Nor2的第一输入端电连接，第一输入端与写使能信号WrEn电连接，第二输入端与均衡信号EQ电连接；第一与门And1被配置为：输出端与第一或非门Nor1的第二输入端电连接，第一输入端与写使能信号WrEn电连接，第二输入端与第二数据线60均电连接。在本实施例中，可以设置第二数据线60为本地数据线LIO。在本申请的其他实施例中，可以设置第二数据线60包括本地数据线LIO及互补本地数据线LIO，其中，本地数据线LIO与互补本地数据线LIO传输互为反相的数据。

作为示例，请继续参考图10，在本申请的一个实施例中，第二控制单元73包括第十一晶体管M11、第十二晶体管M12、第三或非门Nor3、第四或非门Nor4、第二与门And2及第三反向器InV3，第十一晶体管M11被配置为：源极与第一电压VDD1电连接，漏极与互补全局数据线YIO_电连接；第十二晶体管M12被配置为：漏极与第十一晶体管M11的漏极及互补全局数据线YIO_均电连接，源极接地；第三或非门Nor3被配置为：输出端与第十一晶体管M11的栅极电连接，第一输入端与第二反相器InV2的输出端电连接；第四或非门Nor4被配置为：输出端与第十二晶体管M12的栅极电连接，第一输入端与第一与非门NAnd1的输出端电连接；第二与门And2被配置为：输出端与第三或非门Nor3的第二输入端电连接，第一输入端与写使能信号WrEn电连接；第三反向器InV3被配置为：输出端与第四或非门Nor4的第二输入端及第二与门And2的第二输入端均电连接，输入端与第二数据线60电连接。在本实施例中，可以设置第二数据线60为本地数据线LIO。在本申请的其他实施例中，可以设置第二数据线60包括本地数据线LIO及互补本地数据线LIO，其中，本地数据线LIO与互补本地数据线LIO传输互为反相的数据。

请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种存储器，其特征在于，包括：

存储模块，包括多个感测放大器阵列和多个存储单元阵列，所述感测放大器阵列与所述存储单元阵列交替排布，所述感测放大器阵列用于对所述存储单元阵列进行数据读写；

第一数据线，与各所述感测放大器阵列均电连接；

读模块，与所述第一数据线电连接，用于对所述第一数据线上的数据进行读取；

第一校验模块，与所述读模块电连接；

第二校验模块，与所述读模块电连接；所述读模块被配置为：将读取数据的部分传输至所述第一校验模块以进行检错和/或纠错，并将读取数据的另外部分传输至所述第二校验模块以进行检错和/或纠错；

其中，传输至所述第一校验模块的数据与传输至所述第二校验模块的数据分别来自于相邻的感测放大器阵列。

2.根据权利要求1所述的存储器，其特征在于，所述第一数据线包括多组第一数据正线和第一数据反线，所述第一数据正线和所述第一数据反线传输互为反相的数据。

3.根据权利要求2所述的存储器，其特征在于，所述读模块包括多个读电路单元，每一所述读电路单元电连接一组所述第一数据正线和所述第一数据反线。

4.根据权利要求3所述的存储器，其特征在于，所述读电路单元包括放大电路，所述第一数据正线通过第一开关单元与所述放大电路的第一输入端电连接，所述第一数据反线通过第二开关单元与所述放大电路的第二输入端电连接，其中，所述放大电路用于对所述第一输入端和所述第二输入端的信号进行放大。

5.根据权利要求4所述的存储器，其特征在于，所述第一开关单元的控制端和所述第二开关单元的控制端均接收读使能信号，用于在所述读使能信号为有效状态时将所述第一数据正线和所述第一数据反线的信号分别传输至所述放大电路的所述第一输入端和所述放大电路的所述第二输入端。

6.根据权利要求5所述的存储器，其特征在于，所述读电路单元还包括输出电路，所述输出电路的输入端电连接所述放大电路的所述第一输入端，用于将所述放大电路的所述第一输入端的信号输出至第二数据线。

7.根据权利要求5所述的存储器，其特征在于，所述读电路单元还包括匹配电路，所述匹配电路与所述放大电路的所述第二输入端电连接，用于匹配所述放大电路的所述第一输入端和所述放大电路的所述第二输入端的负载。

8.根据权利要求7所述的存储器，其特征在于，所述读电路单元还包括预充电模块，所述预充电模块与所述放大电路的所述第一输入端和所述放大电路的所述第二输入端均电连接，用于预充电。

9.根据权利要求4-8任一项所述的存储器，其特征在于，所述放大电路包括：

第一晶体管，被配置为：源极与第一电压电连接，栅极与所述放大电路的所述第二输入端电连接；

第二晶体管，被配置为：源极与第二电压电连接，漏极与所述第一晶体管的漏极及所述放大电路的所述第一输入端均电连接；

第三晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第一晶体管的栅极及所述放大电路的所述第二输入端均电连接，栅极与所述放大电路的所述第一输入端电连接；

第四晶体管，被配置为：源极与所述第二电压电连接，漏极与所述第三晶体管的漏极及所述第二晶体管的栅极均电连接，栅极与所述放大电路的所述第一输入端电连接。

10.根据权利要求6所述的存储器，其特征在于，所述输出电路包括：

第五晶体管，被配置为：源极与第一电压电连接，栅极与所述放大电路的所述第一输入端电连接，漏极与所述第二数据线电连接；

第六晶体管，被配置为：漏极与所述第五晶体管的漏极及所述第二数据线均电连接，栅极与所述第五晶体管的栅极及所述放大电路的所述第一输入端均电连接。

11.根据权利要求10所述的存储器，其特征在于，所述输出电路还包括：

第七晶体管，所述第六晶体管的源极通过所述第七晶体管与第二电压电连接。

12.根据权利要求10所述的存储器，其特征在于，还包括写模块，所述写模块包括多个写电路单元，每一所述写电路单元电连接所述第二数据线、写使能信号、均衡信号及一组所述第一数据正线和所述第一数据反线，所述写模块用于根据所述写使能信号及所述均衡信号向所述第一数据正线或所述第一数据反线写入数据。

13.根据权利要求12所述的存储器，其特征在于，所述写电路单元包括：

平衡模块，与所述第一数据正线、所述第一数据反线及所述均衡信号均电连接；

第一控制单元，与所述第一数据正线、所述平衡模块、所述写使能信号及所述第二数据线均电连接，用于根据所述写使能信号控制所述第一数据正线连接至高电平或低电平；

第二控制单元，与所述第一数据反线、所述平衡模块、所述写使能信号及所述第二数据线均电连接，用于根据所述写使能信号控制所述第一数据反线连接至高电平或低电平。

14.根据权利要求13所述的存储器，其特征在于，所述平衡模块包括：

第八晶体管，被配置为：源极与所述第一数据正线电连接，漏极与所述第一数据反线电连接；

第一反向器，被配置为：输出端与所述第八晶体管的栅极电连接，输入端与所述第一控制单元及所述第二控制单元均电连接；

第二反向器，被配置为：输出端与所述第一反向器的输入端、所述第一控制单元及所述第二控制单元均电连接，输入端与所述均衡信号电连接。

15.根据权利要求14所述的存储器，其特征在于，所述第一控制单元包括：

第九晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第一数据正线电连接；

第十晶体管，被配置为：漏极与所述第九晶体管的漏极及所述第一数据正线均电连接，源极与第二电压电连接；

第一或非门，被配置为：输出端与所述第九晶体管的栅极电连接，第一输入端与所述第二反向器的输出端电连接；

第二或非门，被配置为：输出端与所述第十晶体管的栅极电连接，第二输入端与所述第二数据线电连接；

第一与非门，被配置为：输出端与所述第二或非门的第一输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述均衡信号电连接；

第一与门，被配置为：输出端与所述第一或非门的第二输入端电连接，第一输入端与所述写使能信号电连接，第二输入端与所述第二数据线电连接。

16.根据权利要求15所述的存储器，其特征在于，所述第二控制单元包括：

第十一晶体管，被配置为：源极与所述第一电压电连接，漏极与所述第一数据反线电连接；

第十二晶体管，被配置为：漏极与所述第十一晶体管的漏极及所述第一数据反线均电连接，源极与所述第二电压电连接；

第三或非门，被配置为：输出端与所述第十一晶体管的栅极电连接，第一输入端与所述第二反相器的输出端电连接；

第四或非门，被配置为：输出端与所述第十二晶体管的栅极电连接，第一输入端与所述第一与非门的输出端电连接；

第二与门，被配置为：输出端与所述第三或非门的第二输入端电连接，第一输入端与所述写使能信号电连接；

第三反向器，被配置为：输出端与所述第四或非门的第二输入端及所述第二与门的第二输入端均电连接，输入端与所述第二数据线电连接。

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