CN116343891A - 存储块以及存储器 - Google Patents

Abstract

本发明涉及一种存储块以及存储器，存储块包括沿第一方向设置的若干个存储阵列，用于存储数据和校验码，每一存储阵列划分为至少两个阵列单元；若干读写控制电路，分别与存储阵列一一对应，用于向对应的存储阵列写入或读取数据和校验码；读写控制电路通过不同的数据信号线与各阵列单元电连接，且被配置为每次仅能访问对应的存储阵列中的一个阵列单元；若干检错纠错单元，与若干读写控制电路电连接，用于根据校验码对数据进行检错和/或纠错；其中，在读取操作时，每一读写控制电路读出的数据和校验码被分为至少两部分，且读写控制电路被配置为将每部分传输至不同的检错纠错单元。本发明实施例的存储块具有功耗低、校验准确的优势。

Description

存储块以及存储器

技术领域

本发明涉及半导体技术领域，特别涉及一种存储块以及存储器。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。

对于DRAM来说，在数据存储的过程中数据常常会出现错误，因此需要ECC(ErrorCheckingand Correcting，错误检测和纠正)技术来保证数据存储的正确性，通常是利用在一定长度的有效数据位的基础上增加校验码来检测和纠正出错的数据。

然而，目前的ECC技术仍存在不足。

发明内容

本发明实施例提供一种存储块以及存储器，以解决存储器功耗大的问题。

为解决上述问题，本发明实施例提供一种存储块，包括：沿第一方向设置的若干个存储阵列，用于存储数据和校验码，每一所述存储阵列划分为至少两个阵列单元；

若干读写控制电路，分别与所述存储阵列一一对应，用于向对应的所述存储阵列写入或读取所述数据和所述校验码；所述读写控制电路通过不同的数据信号线与各所述阵列单元电连接，且所述读写控制电路被配置为每次仅能访问对应的所述存储阵列中的一个阵列单元；

若干检错纠错单元，与所述若干读写控制电路电连接，用于根据所述校验码对所述数据进行检错和/或纠错；

其中，在读取操作时，每一所述读写控制电路读出的所述数据和所述校验码被分为至少两部分，且所述读写控制电路被配置为将每部分传输至不同的所述检错纠错单元。

另外，还包括：若干切换开关模块，分别与所述存储阵列一一对应，用于切换各所述阵列单元中一者通过所述数据信号线电连接至所述读写控制电路。

另外，所述切换开关模块包括：控制单元以及开关单元；所述控制单元基于接收到的行译码信号产生控制信号；所述开关单元用于，基于所述控制信号使所述读写控制电路通过所述数据信号线与一个所述阵列单元连接。

另外，所述开关单元包括多个开关，每一所述数据信号线通过一个所述开关连接至所述读写控制电路。

另外，所述若干检错纠错单元至少包括：第一检错纠错单元，通过所述读写控制电路与每个所述阵列单元均连接，用于对所述阵列单元的一部分输出数据进行检错纠错；第二检错纠错单元，通过所述读写控制电路与每个所述阵列单元均连接，用于对所述阵列单元的剩余输出部分数据进行检错纠错。

另外，每个所述阵列单元对应的数据信号线包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。

另外，每个所述阵列单元均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。

另外，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所述灵敏放大器与所述存储阵列中的位线一一对应设置。

另外，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。

另外，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N)条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总线E。

另外，所述若干个存储阵列包括沿所述第一方向依次设置的存储阵列U、存储阵列V和存储阵列W；每一所述存储阵列沿第二方向划分为两个阵列单元；所述存储阵列U、存储阵列V中位于所述第二方向上一个同侧的两个阵列单元共用相同字线地址；

所述存储阵列U、存储阵列V中位于所述一个同侧的两个阵列单元对应的两个读写控制电路被关联配置为同时访问所述存储阵列U、存储阵列V中所述该一个同侧的两个阵列单元中相同字线地址的存储单元。

另外，所述存储阵列U、存储阵列V中位于第一侧的两个阵列单元共用相同字线地址；所述存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U、存储阵列V中所述第一侧的两个阵列单元中相同字线地址的存储单元；或者，

所述存储阵列U、存储阵列V中位于第二侧的两个阵列单元共用相同字线地址，所述第一侧和所述第二侧为所述第二方向上的不同侧；所述存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U、存储阵列V中所述第二侧的两个阵列单元中相同字线地址的存储单元。

另外，当所述存储阵列U、存储阵列V中位于所述第一侧的两个阵列单元共用相同字线地址时，所述存储阵列V、存储阵列W中位于所述第二侧的两个阵列单元共用相同字线地址，所述存储阵列V、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列V、存储阵列W中所述第二侧的两个阵列单元，所述存储阵列U、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U中所述第二侧的阵列单元、以及所述存储阵列W中所述第一侧的阵列单元。

另外，当所述存储阵列U、存储阵列V中位于所述第一侧的两个阵列单元共用相同字线地址时，所述存储阵列V、存储阵列W中位于所述第一侧的两个阵列单元共用相同字线地址；所述存储阵列V、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列V、存储阵列W中所述第一侧的两个阵列单元；所述存储阵列U、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U中所述第一侧的阵列单元、以及所述存储阵列W中所述第二侧的阵列单元。

另外，还包括：行译码电路，用于发出行译码信号，以定位选中所述阵列单元中的字线。

相应的，本发明实施例还提供一种存储器，包括上述实施例的存储块。

与现有技术相比，本发明提供的技术方案具有以下优点：

本发明实施例提供一种结构性能优越的存储块，包括被划分为至少两个阵列单元的存储阵列；与存储阵列一一对应，用于向对应的存储阵列写入或读取数据和校验码的若干个读写控制电路，且每个读写控制电路通过不同的数据信号线与各阵列单元电连接；用于根据校验码对数据进行检错和/或纠错的若干个检错纠错单元。在单次读取操作时，每个读写控制电路，仅需要访问对应的存储阵列中的一个阵列单元即可，且读写控制电路与存储阵列中的各阵列单元是通过不同的数据信号线进行连接，由于每条数据信号线仅与一个阵列单元电连接即具有电接触点，因此，在单次读写操作过程中的电接触点减少，此存储块的寄生电阻和寄生电容也减少，从而有利于降低存储块的功耗。同时，由于在每次读取操作时将阵列单元的输出数据分为至少两部分，且读写控制电路将每部分传输至不同的检错纠错单元，使得阵列单元的输出数据中同时出现一个以上错误时，不同的错误能够被不同的检错纠错单元进行纠正，从而使得存储块能够对一个以上的错误进行纠正，提高存储块的检错纠错能力。

另外，存储块还包括切换开关模块，切换开关模块用于使读写控制电路通过数据信号线与一个阵列单元连接。如此，当存储阵列中一个阵列单元对应的数据信号线传输数据信号期间，该存储阵列中的其他阵列单元数据信号线完全从电路中断开，从而避免其他数据信号线带来的热量损耗问题，进一步的降低存储块的功耗。

另外，相邻两条位线上的输出数据经灵敏放大器和选通开关分别进入本地数据总线O和本地数据总线E，使得物理上相邻的本地数据总线对应的数据分别进入第一检错纠错单元和第二检错纠错单元，因此处理相邻位置的位线对应的数据同时出错时，该错误也能够被纠正，进一步提高存储器的检错纠错能力。

另外，若干个存储阵列包括存储阵列U、存储阵列V和存储阵列W，每一存储阵列划分为两个阵列单元；通过设置存储阵列U、存储阵列V中位于一个同侧的两个阵列单元共用相同字线地址，并且存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为同时访问存储阵列U、存储阵列V中该同侧的两个阵列单元，从而可以通过共用相同字线地址对两个存储阵列进行同时访问，减少字线开销，降低能耗。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种DARM的结构示意图；

图2为一种存储器的版图俯视结构示意图；

图3为一种存储器的结构示意图；

图4为本发明一实施例提供的存储块的结构示意图；

图5为本发明另一实施例提供的存储块的结构示意图；

图6为本发明又一实施例提供的存储块的结构示意图；

图7为图6中存储器的局部区域的信号线连接示意图；

图8为本发明又一实施例提供的存储块的结构示意图。

具体实施方式

由背景技术可知，目前的DRAM的功耗有待进一步降低。

现结合一种DRAM的结构示意图进行分析，图1为一种DARM的结构示意图。参考图1，DRAM由多个存储块(bank，也称为存储体)构成，每个存储块包括若干存储阵列，每一存储阵列包括存储器阵列(array)以及灵敏放大器阵列。对于DRAM，无论是DDR(2/3/4，等)系列，还是LPDDR(2/3/4/5)系列，均按照输出管脚(DQ)将存储块分为了高位一组和低位一组。也就是说，每个bank也可以对应分为2个half bank，其中一个half bank作为第一模块M1，第一模块M1提供低位输出管脚，另一个half bank作为第二模块M2，第二模块M2提供高位输出管脚。

数据信号线YIO用于在选中的存储器阵列与读写控制电路之间传输数据。无论是低位一组的half bank还是高位一组的half bank，为了顺利的完成读取以及写入操作，数据信号线YIO线与half bank中的每个存储器阵列均具有电接触点，产生寄生电容；数据信号线YIO线很长，导致寄生电阻较大，这将带来每次读写消耗的电量大的问题，导致DRAM功耗大。

进一步分析发现，寄生电阻以及寄生电容也是导致DARM功耗大的主要原因之一。对于数据信号线YIO，在每一次读取操作或者写入操作期间，每一组数据信号线YIO与每一个存储器阵列的电接触点均存在寄生电容以及寄生电阻。由于电接触点多，相应的寄生电阻以及寄生电阻大，导致DRAM功耗大。

同时由背景技术可知，现有技术的ECC技术仍存在不足。

分析发现，如果数据中有一位错误，ECC校验技术不但能发现而且可以对其更正，ECC校验还可以发现2～4位错误，然而ECC检验难以对2位及以上的错误进行纠正。也就是说，ECC校验技术虽然可以同时检测和纠正单一比特错误，但如果同时检测出两个及以上比特的数据有错误，目前的ECC校验技术则无能为力。此外，进一步分析发现，目前处于相邻位置的两个数据同时出现错误的概率较大。进一步分析发现，导致这一问题的主要原因的分析如下：

图2为一种存储器的版图俯视结构示意图，存储器包括：多个阵列式排布的有源区10；字线12、位线11以及与有源区电连接的电容13。存储器中存在相邻单元桥连(celltocellbridge)的缺陷，或称为相邻两比特错误，例如相邻有源区10对应的电容91和电容92之间发生桥连等，如图1中虚线框所示，电容91通过晶体管与位线BL3连接，电容92通过晶体管与位线BL2连接。随着存储器工艺尺寸越来越小，这种缺陷的发生概率也越来越大。

图3为一种存储器的结构示意图，存储器包括：存储阵列，由存储单元14组成，每一存储单元14连接位线BL以及字线WL；列选择信号单元，在图2中标示为CSL<n-1>、CSL<n>以及CSL<n+1>，每一列选择信号单元包括多条列选择信号线，每一列选择信号线通过开关控制存储阵列中对应的位线BL与本地数据总线连接，开关的控制信号来源于列译码电路(在图3中未示出)，用于决定位线BL上的数据是否被传到本地数据总线，例如列选择信号单元CSL<n>包括8条列选择信号线，8条列选择信号线通过开关控制存储阵列中的位线BL连接与本地数据总线连接；本地数据总线，在图3中标示为LIO，其中LIO：O<3:0>标示编号为奇数的本地数据总线，LIO：E<3:0>标示编号为偶数的本地数据总线；块数据总线，在图3中标示为YIO，其中YIO：O<3:0>标示编号为奇数的块数据总线，YIO：E<3:0>标示编号为偶数的块数据总线，本地数据总线通过本地转换电路(如本地感测放大电路，图3中未示出)连接块数据总线，图2中以弧形曲线示意出YIO：E<3:0>与LIO：E<3:0>之间交互，YIO：O<3:0>与LIO：O<3:0>之间交互。

结合图2及图3，块数据总线YIO：E<3:0>以及YIO：O<3:0>连接至同一检错纠错单元15。若两个存储单元14对应的两个位线BL正好连接同一列译码电路，则有两个错误同时发生在同一个读出时间点，例如图2中存储单元91和存储单元92(在图2中91和92表示电容，而在图3中91和92表示存储单元，存储单元通常包括电容和晶体管，这里将其标示为相同，是为了结合图2和图3来说明相邻两比特错误)同时出错，对应的位线BL2和BL3都通过列选择信号单元CSL<n>将其数据传输至本地数据线LIO：O<3:0>和本地数据线LIO：E<3:0>，然后经本地转换电路将数据传输至YIO：E<3:0>和YIO：O<3:0>，那么就同时有两比特错误进入检错纠错单元15。目前使用的ECC(例如，对于128bits(数据位)+8bits(校验码)的ECC，只能完成一比特的纠正)，则无法对上述两比特错误进行纠正。

为解决上述问题，本发明实施例提供一种结构性能优越的存储块，通过特殊结构的设计，减小存储块的寄生电阻以及寄生电容，从而降低存储块的功耗。同时，该存储块包括若干个检错和/或纠错单元，使得当存储阵列同时输出两个数据出错时能够被纠正，从而提高存储器的检错纠错能力，提高存储器的读写性能。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图4为本发明一实施例提供的存储块的结构示意。

参考图4，本实施例中，存储块包括沿第一方向(X)设置的若干个存储阵列101，用于存储数据和校验码，每一存储阵列101沿第二方向(Y)划分为至少两个阵列单元110；若干读写控制电路102，分别与存储阵列101一一对应，用于向对应的存储阵列101写入或读取数据和校验码；读写控制电路102通过不同的数据信号线与各阵列单元110电连接，且读写控制电路102被配置为每次仅能访问对应的存储阵列101中的一个阵列单元110；若干检错纠错单元103，与若干读写控制电路102电连接，用于根据校验码对数据进行检错和/或纠错；其中，在读取操作时，每一读写控制电路102读出的数据和校验码被分为至少两部分，且读写控制电路102被配置为将每部分传输至不同的检错纠错单元103。可以知道的是，上述第一方向X为字线WL延伸的方向，第二方向Y为位线BL延伸的方向。

本发明实施例提供一种结构性能优越的存储块，包括被划分为至少两个阵列单元的存储阵列；与存储阵列一一对应，用于向对应的存储阵列写入或读取数据和校验码的若干个读写控制电路，且每个读写控制电路通过不同的数据信号线与各阵列单元电连接；用于根据校验码对数据进行检错和/或纠错的若干个检错纠错单元。在单次读取操作时，每个读写控制电路，仅需要访问对应的存储阵列中的一个阵列单元即可，且读写控制电路与存储阵列中的各阵列单元是通过不同的数据信号线进行连接，由于每条数据信号线仅与一个阵列单元电连接即具有电接触点，因此，在单次读写操作过程中的电接触点减少，此存储块的寄生电阻和寄生电容也减少，从而有利于降低存储块的功耗。由于在每次读取操作时将阵列单元的输出数据分为至少两部分，且读写控制电路将每部分传输至不同的检错纠错单元，使得阵列单元的输出数据中同时出现一个以上错误时，不同的错误能够被不同的检错纠错单元进行纠正，从而使得存储块能够对一个以上的错误进行纠正，提高存储块的检错纠错能力。

以下将结合附图对本实施例进行详细说明。需要说明的是，为了便于图示，图4和图5中标示的粗实线符号表示电连接即具有电接触点，未标示粗实线符号则表示未电连接即不具有电接触点。

本实施例中，存储块可包括3个存储阵列101，每一存储阵列101沿第二方向Y划分为两个阵列单元110；3个读写控制电路102分别与3个存储阵列101一一对应，每个读写控制电路102通过数据信号线YIO1和数据信号线YIO2分别与两个阵列单元110电连接。其中，数据信号线YIO1与存储阵列101中的一个阵列单元110电连接；数据信号线YIO2与存储阵列101中的另一个阵列单元110电连接。在有些实施例中，读写控制电路102位于存储阵列101在第二方向Y上的一侧，因此由于存储阵列101中靠近读写控制电路102一侧的阵列单元110的存在，数据信号线YIO2需要通过存储阵列101中靠近读写控制电路102一侧的阵列单元110的区域才能与读写控制电路102电连接。需要说明的是，一个阵列单元不止与一条YIO连接，数据信号线YIO1、数据信号线YIO2仅是泛指与不同阵列单元连接的其中一条数据信号线。

读写控制电路102被配置为每次仅能访问对应的存储阵列中101的一个阵列单元110，例如图4中，通过数据信号线YIO1访问对应的存储阵列101中的一个阵列单元110，通过数据信号线YIO2访问对应的存储阵列101中的另一个阵列单元110。

每一存储阵列101包括存储器阵列(如图4中所示编号0、1、2、……)以及灵敏放大器阵列(Sense Amplifier，SA)(图4中未画出，请参考图1)。存储器阵列中包括多个存储单元(cell)，用于存储数据；灵敏放大器阵列用于放大存储器阵列的输出信号。每个阵列单元110内包括的存储器阵列和灵敏放大器阵列的数量可以相同也可以不同。

若干检错纠错单元103的数量可以为两个，且贴近读写控制电路102布设，分别与上述三个读写控制电路102电连接，用于根据每次从阵列单元110中读取的校验码对读取的数据进行检错和/或纠错。其中，在读取操作时，每一读写控制电路102从读出的数据和校验码被分为至少两部分(如随机分配，或者按数据所在存储器阵列的序号奇偶性分配)，且读写控制电路102被配置为将其中一部分传输至一个检错纠错单元103，将剩余部分传输至另一个检错纠错单元103。

相较于采用一个存储阵列101中所有的存储器阵列均与数据信号线电连接并通过数据信号线电连接至读写控制电路的方案而言，本实施例中，在单次读取操作或者写入操作中，仅数据信号线仅与存储阵列101中的一个阵列单元连接，即数据信号线仅电连接部分的存储器阵列，使得电接触点的数量减少，如此，不仅能够减小存储块中的寄生电路以及寄生电容，且数据信号线上挂的负载都明显减少，因而能够显著的降低存储块的功耗。

此外，由于采用不同的数据信号线与不同的阵列单元连接，因此可以减小数据信号线的长度，例如图4中数据信号线YIO1仅电连接存储阵列101中靠近读写控制电路102一侧的阵列单元110，使得数据信号线YIO1无需延伸至存储阵列101中远离读写控制电路102一侧的阵列单元110，从而减小了数据信号线YIO1的长度，从而有利于进一步的减小该数据信号线YIO1的电阻以及消耗的功耗，从而进一步的降低存储块的功耗。

综上所述，本实施例提供的存储块每次消耗的电量小，相应的存储块具有低功耗的优势。

本发明另一实施例还提供一种存储块，该存储块与上一实施例提供的存储块大致相同，区别在于还包括若干切换开关模块，分别与存储阵列一一对应，用于切换各阵列单元中一者通过数据信号线电连接至读写控制电路。以下将结合附图对本实施提供的存储块进行说明，需要说明的是，与前一实施例相同或者相应的部分，请参考前一实施例的详细说明，以下将不做详细赘述。

图5为本发明另一实施例提供的存储块的结构示意图。

参考图5，在图4所示存储块结构的基础上，本实施例中，若干切换开关模块(图未示)，分别与存储阵列101一一对应，用于切换存储阵列101中各阵列单元110中一者通过数据信号线电连接至读写控制电路102。

由于切换开关模块的设置，使得在单次读取操作或者写入操作中，仅有与一个阵列单元110对应的数据信号线电连接至读写控制电路102，从而有利于进一步的降低数据信号线的能耗，进而进一步的降低存储块的功耗。

具体地，切换开关模块包括：控制单元以及开关单元；控制单元基于接收到的行译码信号产生控制信号；开关单元用于，基于控制信号使读写控制电路102通过数据信号线与一个阵列单元110连接。

开关单元包括多个开关，与阵列单元110电连接的数据信号线分别通过不同的开关连接至读写控制电路102。

具体地，如图5中，开关单元包括多个开关(如图5中示例性画出开关S1和S2)，与不同阵列单元110电连接的数据信号线分别通过不同的开关连接至读写控制电路102。例如，针对每个存储阵列101中，存储阵列101中靠近读写控制电路102一侧的阵列单元110可通过数据信号线YIO1连接开关S1后与读写控制电路102连接，存储阵列101中远离读写控制电路102一侧的阵列单元110可通过数据信号线YIO2连接开关S2后与读写控制电路102连接。控制单元基于行译码信号控制第一开关S1闭合或者断开，控制第二开关S2闭合或者断开。

可以理解的是，开关S1或者开关S2可以由至少一个MOS管构成。开关S1闭合，数据信号线YIO1与读写控制电路102电连接；开关S1断开，数据信号线YIO1与读写控制电路102断开；开关S2闭合，数据信号线YIO2与读写控制电路102电连接；开关S2断开，数据信号线YIO2与读写控制电路102断开。

本实施例的存储块还包括：行译码电路(图未示)，用于发出行译码信号，以定位选中阵列单元110中的字线。

例如，当行译码信号定位选中存储阵列U中靠近读写控制电路102一侧的阵列单元110以及存储阵列V中靠近读写控制电路102一侧的阵列单元110时，存储阵列U对应的切换开关模块中，开关S1闭合且开关S2断开，存储阵列V对应的切换开关模块中，开关S1闭合且开关S2断开，从而使能数据信号线YIO1读取存储阵列U中靠近读写控制电路102一侧的阵列单元110以及存储阵列V中靠近读写控制电路102一侧阵列单元110中的数据。

为了便于理解，以下将结合附图对本实施例提供的存储块的工作原理进行说明：

如图5，在一次写入操作中，存储阵列U中靠近读写控制电路102一侧的阵列单元110以及存储阵列V中远离读写控制电路102一侧的阵列单元110被选中；对于存储阵列U，开关S1闭合开关S2断开，数据信号线YIO1接入电路，数据信号线YIO2从电路中断开；对于存储阵列V，开关S1断开开关S2闭合，数据信号线YIO1从电路中断开，数据信号线YIO2接入电路；对于存储阵列W，开关S1和开关S2均断开，与存储阵列W连接的数据信号线YIO1和数据信号线YIO2从电路中断开。

在下一次写入操作中，存储阵列U中远离读写控制电路102一侧的阵列单元110以及存储阵列V中靠近读写控制电路102一侧的阵列单元110被选中；对于存储阵列U，开关S1断开开关S2闭合，数据信号线YIO2接入电路，数据信号线YIO1从电路中断开；对于存储阵列V，开关S1闭合开关S2断开，数据信号线YIO2从电路中断开，数据信号线YIO1接入电路；对于存储阵列W，与存储阵列W连接的数据信号线YIO1和数据信号线YIO2从电路中断开。需要说明的是，上述两次写入操作仅是诸多写入操作中的一种，可以根据具体的需要选择写入的阵列单元110，并不限制于上述两种方式。

与前一实施例相比，本实施例中，当数据信号线YIO1或者数据信号线YIO2不起到电信号传输作用时，会彻底从电路中断开，从而有利于进一步的降低存储块的功耗。研究发现，若干存储阵列中存储阵列的数量为145时，在3733波特率下该存储块能节省12mA的电流。

图6为本发明又一实施例提供的一种存储块，在前述任一存储块结构的基础上，若干检错纠错单元103数量为两个，分别可以为：

第一检错纠错单元1031，通过读写控制电路102与每个阵列单元110均连接，用于对阵列单元110的一部分输出数据进行检错纠错；第二检错纠错单元1032，通过读写控制电路102与每个阵列单元110均连接，用于对阵列单元110的剩余输出部分数据进行检错纠错。

本示例中，存储阵列的排布可参考图2和图3。本实施例中，以存储阵列U输出数据为136bits作为示例，其中，128bits数据为有效数据(存储器需要通过存储器接口与外部控制器交互的数据)，8bits数据为经过第一检错纠错单元1031和第二检错纠错单元1032处理后产生的校验码。需要说明的是，存储器包括写数据操作和读数据操作，当向存储器中的存储阵列进行写数据操作时，存储器接口接收的数据经过ECC模块(例如图6中的第一检错纠错单元1031和第二检错纠错单元1032)进行处理，例如进入ECC模块为128bits数据，这128bits数据同样称为有效数据，而ECC模块输出的数据则为136bits(128bits有效数据+8bits校验码)，其中128bits数据为有效数据，8bits则为ECC模块产生的校验码，这136bits都会存储到存储阵列U的存储阵列中，可以称ECC模块针对写数据操作时为编码过程；当从存储器中的存储阵列进行读数据操作时，则从存储阵列U同样输出136bits(128bits有效数据+8bits校验码)数据，这136bits同时进入ECC模块，ECC模块此时执行的是和写入相反的算法，可以称ECC模块针对读数据操作时为解码过程，ECC模块通过对128bits有效数据进行解码运算，将解码运算产生的结果与8bits校验码进行比较，从而判断输出的128bits有效数据是否存在错误，如果存在每64bits中只有1bit出错(一比特错误)，ECC模块还可以将该一比特错误纠正。

继续参考图6，在本实施例中，例如，以从存储阵列U和存储阵列V中读出272bits数据(256bits存储数据+16bits校验码)为例，从存储阵列U中读出的136bits(128bits存储数据+8bits校验码)的输出数据分别输出到第一检错纠错单元1031和第二检错纠错单元1032，从存储阵列V中读出的136bits(128bits存储数据+8bits校验码)的输出数据分别输出到第一检错纠错单元1031和第二检错纠错单元1032。提供一对比实施例，存储阵列U将138bits(128bits存储数据+8bits校验码)的输出数据输出到第一检错纠错单元1031，存储阵列V将136bits(128存储数据+8bits校验码)的输出数据输出到第二检错纠错单元1032。相比较而言，由于存储阵列U(或存储阵列V)的输出数据部分输入至第一检错纠错单元1031进行检错纠错，其余输出数据输入至第二检错纠错单元1032进行检错纠错，使得存储阵列U(或存储阵列V)的输出数据中同时出现一个以上错误时(例如两比特错误)，不同的错误能够被第一检错纠错单元1031或者第二检错纠错单元1032进行纠正，从而使得存储器能够对一个以上的错误进行纠正，提高存储器的检错纠错能力。

本实施例中，第一检错纠错单元1031的接收的数据位数和第二检错纠错单元1032的接收的数据位数相同。在一个例子中，第一检错纠错单元1031接收的数据位数和第二检错纠错单元1032接收的数据位数均为128bits+8bits，其中，128bits为存储阵列U和存储阵列V写入或者读取的有效数据，8bits为第一检错纠错单元1031或第二检错纠错单元1032产生的校验码。

此外，第一检错纠错单元1031的内部检错算法与第二检错纠错单元1032的内部检错算法相同，这样，有利于降低存储器的设计难度。

以第一检错纠错单元1031作为示例，每次数据写入时，第一检错纠错单元1031使用内部检错算法对有效数据(128bits)进行计算，计算得到校验码(8bits)，记为第一校验码，然后将有效数据(128bits)和校验码(8bits)同时写入存储阵列101；当这些数据从存储阵列101中读出时，采用同一算法再次对有效数据(128bits)计算得到校验码(8bits)，记为第二校验码，用第二校验码和直接读取出来的第一校验码进行比较，如果结果相同，说明数据是正确的，反之说明有错误，第一检错纠错单元1031可以从逻辑上检测出错误；当只出现一比特错误的时候，第一检错纠错单元1031可以把错误改正过来而不影响存储器读取操作。例如，当128bits的第3位出现的“0”为出错比特时，第一检错纠错单元1031将第3位的“0”纠正为“1”。

关于第二检错纠错单元1032的工作原理可参考第一检错纠错单元1031，以下将不做赘述。

具体地，存储阵列U中的部分输出数据输入至第一检错纠错单元1031进行检错纠错，其余部分输出数据输入至第二检错纠错单元1032进行检错纠错，这样，在同一存储阵列U中可能出现的相邻两比特错误分别被放在不同的ECC单元里，由于这两个错误的数据分别被第一检错纠错单元1031和第二检错纠错单元1032处理，即第一检错纠错单元1031和第二检错纠错单元1032处理均只处理一个错误，是因此在存储器的层面看，该存储器能够同时纠正这两个错误。

关于存储阵列V、存储阵列W中出现错误时的检错纠错机理，可参考存储阵列U的相应说明，在此不再赘述。

本实施例中，存储阵列U、V的存储容量以及W的存储容量相同。在其他实施例中，存储阵列U、V、W的存储容量也可以不完全相同。

结合参考图6及图7，图7为图6中存储阵列101的一个长方格内粗线代表的局部区域的信号线连接示意图(以存储阵列U展开示意，粗实线仅与奇数方格有连接，粗虚线仅与偶数方格有连接，且存储阵列V、W同存储阵列U)，本地数据总线LIO通过列选择信号单元109与位线BL连接，且灵敏放大器与存储单元105的位线BL一一对应设置。列选择信号单元109包括选通开关，列选择信号(column select signal)控制选通开关的导通或关断，当选通开关导通时，位线BL与本地数据总线LIO交互数据，当选通开关关断时，位线BL与本地数据总线LIO不再交互数据。此外，相邻位线BL上的数据经列选择信号单元109分别进入本地数据总线O和本地数据总线E。为了便于区别，图7中LIO:E示意出了本地数据总线E，LIO:O示意出了本地数据总线O，以CSL<n-1>、CSL<n>以及CSL<n+1>示出了列选择信号单元，选通开关位于列选择信号单元中(未示出)，敏感放大器位于位线BL两侧(未示出)。本地数据总线E又与块数据总线E通过本地转换电路(未示出)交互数据，本地数据总线O又与块数据总线O通过本地转换电路(未示出)交互数据。在图7中，以带箭头的实线YIO:E示意出了块数据总线E，以带箭头的虚线YIO:O示意出了块数据总线O。

继续参考图6，以YIO1_O示意块数据总线O的一条，以YIO1_E示意块数据总线E的一条，在一种实施例中，图7中的YIO:E可理解为其中一条YIO1_E，图7中的YIO:O可理解为其中一条YIO1_O。YIO1_O经过块放大器(未示出)以及读写控制电路102后到第一检错纠错单元1031，YIO1_E经过块放大器(未示出)以及读写控制电路102后到第二检错纠错单元1032。

继续参考图6，YIO_O的数据进入第一检错纠错单元1031，YIO_E的数据进入第二检错纠错单元1032。本实施例中，存储阵列U、V、W均包括本地转换电路(LocalSA，未示出)和偶数条本地数据总线，本地数据总线分为本地数据总线O和本地数据总线E，本地数据总线O通过本地转换电路连接块数据总线O，本地数据总线E通过本地转换电路连接块数据总线E。

需要说明的是，将本地数据总线按照自然数从零依次编号，编号为奇数的本地数据总线定义为本地数据总线O，编号为偶数的本地数据总线定义为本地数据总线E；或者说，物理位置相邻的存储阵列对应的本地数据总线中，处于奇数位置的本地数据总线定义为本地数据总线O，处于偶数位置的本地数据总线定义为本地数据总线E。

由于物理上相邻的数据放在不同的检错纠错单元中，即分别进入第一检错纠错单元1031和第二检错纠错单元1032中，当有两比特相邻错误发生的时候，由于这两比特错误分别在不同的检错纠错单元中进行纠错，因此能够同时处理掉这两比特错误。可以理解的是，即使工艺尺寸不断缩小，相邻电容之间发生桥连的风险增加，但是由于相邻电容对应的数据进入到不同的检错纠错单元中进行纠错，因此即使工艺尺寸不断缩小，仍能保证物理上相邻的两比特数据的错误均能被纠正。

继续参考图6，存储阵列U中的存储阵列的排布按照自然数从0开始编号，块数据总线与编号为偶数的存储阵列电连接，更具体地，存储阵列包括存储单元、本地数据总线E、本地数据总线O和本地转换电路，块数据总线通过本地转换电路与本地数据总线E连接；块数据总线通过本地转换电路与本地数据总线O连接，图6中以粗线符号标示了块数据总线与存储阵列的连接关系。有关存储阵列V、W的块数据总线的连接关系的说明，可参考关于存储阵列U的相应描述，以下将不做赘述。

可以理解的是，在一个例子中，块数据总线为2*4*(16*N)条，本地数据总线为2*4*M*(16*N)条；块数据总线O为4*(16*N)条，块数据总线E为4*(16*N)条；本地数据总线O为4*M*(16*N)条，本地数据总线E为4*M*(16*N)条；1条块数据总线O与M条本地数据总线O相对应，1条块数据总线E与M条本地数据总线E相对应；本地数据总线以相邻的4条为一组被划分为M*(16*N)组的本地数据总线O和M*(16*N)组的本地数据总线E。其中，M和N为大于或等于1的自然数。以M和N均为1为例，块数据总线为2*4*16条，本地数据总线为2*4*16条，块数据总线O为4*16条，块数据总线E为4*16条，本地数据总线O为4*16条，本地数据总线E为4*16条，共16组本地数据总线O和16组本地数据总线E。

在一个例子中，如图6所示，每个阵列单元110对应的数据信号线包括偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)通过读写控制电路102连接第一检错纠错单元1031，编号为偶数的块数据总线E(记为YIO_E)通过读写控制电路102连接第二检错纠错单元1032；存储阵列U中的每一阵列单元110包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)通过读写控制电路102连接第一检错纠错单元1031，编号为偶数的块数据总线E(记为YIO_E)通过读写控制电路102连接第二检错纠错单元1032；存储阵列V中的每一阵列单元110包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)通过读写控制电路102连接第一检错纠错单元1031，编号为偶数的块数据总线E(记为YIO_E)通过读写控制电路102连接第二检错纠错单元1032；存储阵列W中的每一阵列单元110包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)通过读写控制电路102连接第一检错纠错单元1031，编号为偶数的块数据总线E(记为YIO_E)通过读写控制电路102连接第二检错纠错单元1032。

这样，存储阵列U、V、W的块数据总线O(YIO_O)的数据通过读写控制电路102进入第一检错纠错单元1031进行检错纠错；存储阵列U、V、W的块数据总线E(YIO_E)的数据通过读写控制电路102进入第二检错纠错单元1032进行检错纠错。

在另一例子中，每个阵列单元对应的数据信号线包括偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)连接第二检错纠错单元1032，编号为偶数的块数据总线E(记为YIO_E)连接第一检错纠错单元1031。存储阵列U中的每一阵列单元110包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)连接第二检错纠错单元1032，编号为偶数的块数据总线E(记为YIO_E)连接第一检错纠错单元1031；存储阵列V中的每一阵列单元110包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)连接第二检错纠错单元1032，编号为偶数的块数据总线E(记为YIO_E)连接第一检错纠错单元1031；存储阵列W中的每一阵列单元110包含偶数条块数据总线，将块数据总线按自然数从零依次编号，编号为奇数的块数据总线O(记为YIO_O)连接第二检错纠错单元1032，编号为偶数的块数据总线E(记为YIO_E)连接第一检错纠错单元1031。

这样，存储阵列U、V、W的块数据总线O(YIO_O)的数据进入第二检错纠错单元1032进行检错纠错；存储阵列U、V、W的块数据总线E(YIO_E)的数据进入第一检错纠错单元1031进行检错纠错。

本实施例提供的存储块，由于同一阵列单元110的输出数据分别输入至不同的检错纠错单元中，即部分输出数据输入至第一检错纠错单元1031进行检错纠错，其余部分输出数据输入至第二检错纠错单元1032进行检错纠错，这样如果同时存在两比特数据出错，则第一检错纠错单元1031和第二检错纠错单元1032能够分别对两比特中的一比特数据进行纠正，从而提高存储器的检错纠错能力。

图8为本发明另一实施例提供的存储块的一种结构示意图。

在本申请的一些实施例中，存储阵列U、存储阵列V和存储阵列W的两个阵列单元110的输出数据分别对应为高位数据和低位数据，例如存储阵列U靠近读写控制电路102一侧的阵列单元110存储高位数据，存储阵列U中远离读写控制电路102一侧的阵列单元110存储低位数据，存储阵列V靠近读写控制电路102一侧的阵列单元110存储低位数据，存储阵列V中远离读写控制电路102一侧的阵列单元110存储高位数据，存储阵列W靠近读写控制电路102一侧的阵列单元110存储高位数据，存储阵列W中远离读写控制电路102一侧的阵列单元110存储低位数据。这样，由于存储阵列U、存储阵列V和存储阵列W的两个阵列单元110输出的数据包括低位数据和高位数据，因此单次访问只会访问存储阵列U、存储阵列V或存储阵列W中的一个存储高位数据的阵列单元110和另一个位于不同存储阵列101中的一个存储低位数据的阵列单元110，从而降低存储器的功耗。

参考图8，上述若干个存储阵列101(除存储阵列101以外的其余结构可参见前述实施例中的记载，在此不做赘述)包括沿第一方向依次设置的存储阵列U、存储阵列V和存储阵列W；每一存储阵列沿第二方向划分为两个阵列单元；第一方向和第二方向相互垂直；存储阵列U、存储阵列V中位于第二方向Y上的一个同侧的两个阵列单元共用相同字线地址；存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为同时访问存储阵列U、存储阵列V中该一个同侧的两个阵列单元中相同字线地址上的存储单元。

具体地，可以是存储阵列U、存储阵列V中位于第一侧的两个阵列单元110共用相同字线地址；存储阵列U、存储阵列V对应的两个读写控制电路102被关联配置为同时访问存储阵列U、存储阵列V中该第一侧的两个阵列单元中相同字线地址的存储单元；或者，可以是存储阵列U、存储阵列V中位于第二侧的两个阵列单元共用相同字线地址，第二侧为第一侧的对侧；存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为同时访问存储阵列U、存储阵列V中该第二侧的两个阵列单元中相同字线地址的存储单元。需要知道的是，本申请实施例所说的第一侧可以为存储阵列在第二方向Y上的一侧，第二侧可以为存储阵列在第二方向Y上的另一侧。

例如，参考图8，以存储阵列U、存储阵列V中位于第一侧的两个阵列单元110共用相同字线地址为例，存储阵列U、V中位于第一侧的两个阵列单元可共用相同字线地址，存储阵列U、存储阵列V对应的两个读写控制电路102被关联配置为同时访问存储阵列U、存储阵列V中第一侧的两个阵列单元110，即可以访问存储器阵列中相同字线地址的数据，例如访问1对应的字线地址可以同时访问存储阵列U、V中存储器阵列编号为3中相同字线地址的数据。

继续参考图8，当存储阵列U、存储阵列V中位于第一侧的两个阵列单元110共用相同字线地址，存储阵列V、存储阵列W中位于第二侧的两个阵列单元共用相同字线地址时，存储阵列V、存储阵列W对应的两个读写控制电路102被关联配置为同时访问存储阵列V、存储阵列W中第二侧的两个阵列单元110。即可以访问存储阵列V和存储阵列W中相同字线地址的数据，例如访问2对应的字线可以同时访问存储阵列V、W中存储器阵列编号为38中相同字线地址的数据。

继续参考图8，当存储阵列U、存储阵列V中位于第一侧的两个阵列单元110共用相同字线地址，存储阵列V、W中位于第二侧的两个阵列单元110共用相同字线地址时，存储阵列U、存储阵列W对应的两个读写控制电路102被关联配置为分别同时访问存储阵列U中第二侧的阵列单元110、以及存储阵列W中第一侧的阵列单元110，即存储阵列U中位于第二侧的阵列单元110、W中位于第一侧的阵列单元110也可共用相同字线地址，这样访问3对应的字线可以同时访问储阵列U中位于第二侧的阵列单元110、W中位于第一侧的阵列单元110中存储器阵列编号为20中相同字线地址的数据。

在本申请的一些实施例中，当存储阵列U、存储阵列V中位于第二侧的两个阵列单元110共用相同字线地址，存储阵列V、W中位于第一侧的两个阵列单元110共用相同字线地址时，存储阵列U、存储阵列V对应的两个读写控制电路102被关联配置为分别同时访问存储阵列U、存储阵列V中第二侧的两个阵列单元110，存储阵列V、存储阵列W对应的两个读写控制电路102被关联配置为分别同时访问存储阵列V、存储阵列W中第一侧的两个阵列单元110，存储阵列U、存储阵列W对应的两个读写控制电路102被关联配置为同时访问存储阵列U中第一侧的阵列单元110、以及存储阵列W中第二侧的阵列单元110。

与前述实施例相比，本实施例提供的存储块通过配置各存储阵列对应的读写控制电路的访问状态，可以实线两个阵列单元中的数据按字线相同而能够同时访问两个阵列单元中的数据，实线灵活的访问数据组合。

基于上述各实施例中的存储块，本实施例还提供了一种存储器，该存储器包括上述任一或者至少两种组合实施例中的存储块。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种存储块，其特征在于，包括：

沿第一方向设置的若干个存储阵列，用于存储数据和校验码，每一所述存储阵列划分为至少两个阵列单元；

若干读写控制电路，分别与所述存储阵列一一对应，用于向对应的所述存储阵列写入或读取所述数据和所述校验码；所述读写控制电路通过不同的数据信号线与各所述阵列单元电连接，且所述读写控制电路被配置为每次仅能访问对应的所述存储阵列中的一个阵列单元；

若干检错纠错单元，与所述若干读写控制电路电连接，用于根据所述校验码对所述数据进行检错和/或纠错；

其中，在读取操作时，每一所述读写控制电路读出的所述数据和所述校验码被分为至少两部分，且所述读写控制电路被配置为将每部分传输至不同的所述检错纠错单元。

2.如权利要求1所述的存储块，其特征在于，还包括：若干切换开关模块，分别与所述存储阵列一一对应，用于切换各所述阵列单元中一者通过所述数据信号线电连接至所述读写控制电路。

3.如权利要求2所述的存储块，其特征在于，所述切换开关模块包括：控制单元以及开关单元；所述控制单元基于接收到的行译码信号产生控制信号；所述开关单元用于，基于所述控制信号使所述读写控制电路通过所述数据信号线与一个所述阵列单元连接。

4.如权利要求3所述的存储块，其特征在于，所述开关单元包括多个开关，每一所述数据信号线通过一个所述开关连接至所述读写控制电路。

5.如权利要求1所述的存储块，其特征在于，所述若干检错纠错单元至少包括：

第一检错纠错单元，通过所述读写控制电路与每个所述阵列单元均连接，用于对所述阵列单元的一部分输出数据进行检错纠错；第二检错纠错单元，通过所述读写控制电路与每个所述阵列单元均连接，用于对所述阵列单元的剩余输出部分数据进行检错纠错。

6.如权利要求5所述的存储块，其特征在于，每个所述阵列单元对应的数据信号线包含偶数条块数据总线，将所述块数据总线按自然数从零依次编号，编号为奇数的块数据总线O连接所述第一检错纠错单元，编号为偶数的块数据总线E连接所述第二检错纠错单元。

7.如权利要求6所述的存储块，其特征在于，每个所述阵列单元均包括本地转换电路和偶数条本地数据总线，所述本地数据总线分为本地数据总线O和本地数据总线E，所述本地数据总线O通过所述本地转换电路连接所述块数据总线O，所述本地数据总线E通过所述本地转换电路连接所述块数据总线E。

8.如权利要求7所述的存储块，其特征在于，每条所述本地数据总线通过选通开关与偶数个灵敏放大器连接，所述灵敏放大器与所述存储阵列中的位线一一对应设置。

9.如权利要求8所述的存储块，其特征在于，相邻两条所述位线上的所述输出数据经所述灵敏放大器和所述选通开关分别进入所述本地数据总线O和所述本地数据总线E。

10.如权利要求9所述的存储器，其特征在于，所述块数据总线为2*4*(16*N)条，所述本地数据总线为2*4*M*(16*N)条；所述块数据总线O为4*(16*N)条，所述块数据总线E为4*(16*N)条；所述本地数据总线O为4*M*(16*N)条，所述本地数据总线E为4*M*(16*N)条；1条所述块数据总线O与M条所述本地数据总线O相对应，1条所述块数据总线E与M条所述本地数据总线E相对应；所述本地数据总线以相邻的4条为一组被划分为M*(16*N)组的所述本地数据总线O和M*(16*N)组的所述本地数据总线E。

11.如权利要求1所述的存储块，其特征在于，所述若干个存储阵列包括沿所述第一方向依次设置的存储阵列U、存储阵列V和存储阵列W；每一所述存储阵列沿第二方向划分为两个阵列单元；所述存储阵列U、存储阵列V中位于所述第二方向上一个同侧的两个阵列单元共用相同字线地址；

所述存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为同时访问所述存储阵列U、存储阵列V中所述该一个同侧的两个阵列单元中相同字线地址的存储单元。

12.如权利要求11所述的存储块，其特征在于，所述存储阵列U、存储阵列V中位于第一侧的两个阵列单元共用相同字线地址；所述存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U、存储阵列V中所述第一侧的两个阵列单元中相同字线地址的存储单元；或者，

所述存储阵列U、存储阵列V中位于第二侧的两个阵列单元共用相同字线地址，所述第一侧和所述第二侧为所述第二方向上的不同侧；所述存储阵列U、存储阵列V对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U、存储阵列V中所述第二侧的两个阵列单元中相同字线地址的存储单元。

13.如权利要求12所述的存储块，其特征在于，当所述存储阵列U、存储阵列V中位于所述第一侧的两个阵列单元共用相同字线地址时，所述存储阵列V、存储阵列W中位于所述第二侧的两个阵列单元共用相同字线地址；所述存储阵列V、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列V、存储阵列W中所述第二侧的两个阵列单元，所述存储阵列U、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U中所述第二侧的阵列单元、以及所述存储阵列W中所述第一侧的阵列单元。

14.如权利要求12所述的存储块，其特征在于，当所述存储阵列U、存储阵列V中位于所述第二侧的两个阵列单元共用相同字线地址时，所述存储阵列V、存储阵列W中位于所述第一侧的两个阵列单元共用相同字线地址；所述存储阵列V、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列V、存储阵列W中所述第一侧的两个阵列单元，所述存储阵列U、存储阵列W对应的两个读写控制电路被关联配置为分别同时访问所述存储阵列U中所述第一侧的阵列单元、以及所述存储阵列W中所述第二侧的阵列单元。

15.如权利要求1所述的存储块，其特征在于，还包括：行译码电路，用于发出行译码信号，以定位选中所述阵列单元中的字线。

16.一种存储器，其特征在于，包括如权利要求1-15任一项所述的存储块。

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