KR20200122448A - 에러 정정 회로를 가지는 메모리 - Google Patents

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Abstract

본 발명은, 에러 정정 회로를 가지는 메모리를 제공하는 것을 목적으로 한다. 에러 정정 회로를 가지는 메모리는, 제1 에러 정정 회로가 제1 부분 데이터의 에러 정정을 실행하여, 제1 부분 기입 데이터 또는 제1 부분 독출 데이터를 생성시키고, 제2 에러 정정 회로가 제2 부분 데이터의 에러 정정을 실행하여, 제2 부분 기입 데이터 또는 제2 부분 독출 데이터를 생성시키고, 기입 모드에 있어서, 복수의 검출 구동 회로는, 각각 제1 부분 기입 데이터의 복수의 제1 부분 기입 비트와 제2 부분 기입 데이터의 복수의 제2 부분 기입 비트를 수신하고, 각 검출 구동 회로는, 제1 부분 기입 비트와 제2 부분 기입 비트를 결합시켜, 대응하는 메모리 셀 열을 기입한다. 독출 모드에 있어서, 복수의 검출 구동 회로는, 각각 복수의 메모리 셀 열의 보존된 데이터를 검출해, 복수의 제1 부분 독출 데이터와 복수의 제2 부분 독출 데이터를 생성시킨다.

Description

에러 정정 회로를 가지는 메모리{MEMORY WITH ERROR CORRECTION CIRCUIT}
본 발명은 메모리 회로에 관한 것으로, 특히, 에러 정정 회로를 가지는 메모리에 관한 것이다.
에러 정정 코드(Error-correcting　code,　ECC) 회로는, 다이나믹 RAM(Dynamic　Random　Access　Memory, DRAM) 칩 상에 집적된다. 2 비트 에러의 에러 정정 능력을 가지는 에러 정정 코드 회로는, 큰 회로 면적과 긴 에러 정정 시간을 필요로 하고 있어, 1 비트 에러의 에러 정정 능력을 가지는 에러 정정 코드 회로를 주로 사용한다.
도 1을 참조하면, 메모리(100)는, 제1 에러 정정 회로(ECC1)와, 제2 에러 정정 회로(ECC2)와, 복수의 메모리 셀 열(MCC)과, 복수의 검출 구동 회로(SD)를 포함한다. 여기서, 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)는 모두 1 비트 에러의 에러 정정 능력을 가진다. 각 메모리 셀 열(MCC)은, 복수의 상호 직렬인 메모리 셀 블록(MC)을 포함하고, 각 메모리 셀 블록(MC)도 복수의 메모리 셀(미도시)을 포함한다. 복수의 검출 구동 회로(SD)는, 각각 복수의 메모리 셀 열(MCC)에 결합되고, 각 검출 구동 회로(SD)는, 제1 에러 정정 회로(ECC1) 또는 제2 에러 정정 회로(ECC2)에 결합된다. 도 1을 예로 하면, 메모리(100)의 좌반분측(左半分側)에 위치하는 복수의 검출 구동 회로(SD)는, 제1 에러 정정 회로(ECC1)에 결합되고, 메모리(100)의 우반분측(右半分側)에 위치하는 복수의 검출 구동 회로(SD)는, 제2 에러 정정 회로(ECC2)에 결합된다.
인접하는 메모리 셀이 함께 고장난 경우, 고장이 생긴 인접하는 메모리 셀은, 동일한 에러 정정 회로에 결합되어 있어, 에러 정정 회로(예를 들면 제1 에러 정정 회로(ECC1))는, 복수 비트의 에러를 정확히 정정할 수 없다. 전술한 문제를 회피하기 위해, 주지(周知)의 기술에서는, 당업자는, 대체(代替)의 에러 정정 회로의 메모리를 이용하고 있어, 회로 면적이 커지고, 제조 코스트가 증가하였다.
상술한 문제를 감안하여, 본 발명은, 인접하는 메모리 셀이 고장을 일으킨 것에 따른 2 비트 에러의 상황에 대응하는 에러 정정 회로를 가지는 메모리를 제출한다.
본 발명은, 제1 에러 정정 회로와, 제2 에러 정정 회로와, 복수의 메모리 셀 열과, 복수의 검출 구동 회로를 포함한 에러 정정 회로를 가지는 메모리를 제공한다. 여기서, 제1 에러 정정 회로는, 제1 부분 데이터의 에러 정정을 실행하여, 제1 부분 기입(書入) 데이터 또는 제1 부분 독출(讀出) 데이터를 생성시킨다. 제2 에러 정정 회로는, 제2 부분 데이터의 에러 정정을 실행하여, 제2 부분 기입 데이터 또는 제2 부분 독출 데이터를 생성시킨다. 복수의 검출 구동 회로는, 각각 복수의 메모리 셀 열에 결합되고, 제1 에러 정정 회로와 제2 에러 정정 회로에 결합된다. 기입 모드에 있어서, 복수의 검출 구동 회로는, 각각 제1 부분 기입 데이터의 복수의 제1 부분 기입 비트를 수신하고, 각각 제2 부분 기입 데이터의 복수의 제2 부분 기입 비트를 수신한다. 각 상기 검출 구동 회로는, 대응하는 제1 부분 기입 비트와 제2 부분 기입 비트를 결합시켜, 대응하는 메모리 셀 열을 기입한다. 독출 모드에 있어서, 복수의 검출 구동 회로는, 각각 복수의 메모리 셀 열의 보존된 데이터를 검출하여, 복수의 제1 부분 독출 데이터와 복수의 제2 부분 독출 데이터를 생성시킨다.
상술에 근거해, 인접하는 2개의 메모리 셀은, 각각 제1 에러 정정 회로 및 제2 에러 정정 회로에 접속된다. 상기 인접하는 2개의 메모리 셀이 고장나서 독출 에러일 때, 제1 에러 정정 회로는 하나의 독출 에러 밖에 존재하지 않고, 마찬가지로, 제2 에러 정정 회로도, 하나의 독출 에러 밖에 존재하지 않아, 제1 에러 정정 회로와 제2 에러 정정 회로에서 1 비트 에러에 대응해서, 에러 정정을 실시한다.
본 발명의 상술한 특징과 이점을 보다 명확히 하기 위해, 이하에, 실시예를 들어 도면과 함께 상세한 내용을 설명한다.
도 1은, 주지의 에러 정정 회로를 가지는 메모리이다.
도 2는, 본 발명의 실시 형태에 도시되는 에러 정정 회로를 가지는 메모리이다.
도 3은, 각 메모리 셀 로우(row)의 제1 열의 메모리 셀 블록의 모식도이다.
도 2를 참조하면, 메모리(200)는, 제1 에러 정정 회로(ECC1)와, 제2 에러 정정 회로(ECC2)와, 복수의 검출 구동 회로(SD)와, 어드레스 디코더(ADD)와, 메모리 셀 진열(陣列)을 포함하고, 메모리 셀 진열은, 복수의 메모리 셀 열(MCC)과 복수의 메모리 셀 행(MCR)으로 이루어지고, 각 메모리 셀 열(MCC)은, 직렬의 복수의 메모리 셀 블록(MC)을 포함하고, 각 메모리 셀 블록(MC)은, 복수의 메모리 셀(M)을 포함한다(도 3에 도시한 대로이다). 복수의 메모리 셀 열(MCC)은, 어드레스 디코더(ADD)를 통해 각각 복수의 검출 구동 회로(SD)에 결합되고, 각 검출 구동 회로(SD)는, 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)에 동시에 결합된다. 여기서, 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)는, 하나의 비트 에러에 대해 에러 정정할 수 있다. 어드레스 디코더(ADD)는, 컬럼 디코더(column decoder)(미도시) 및 로우 디코더(row decoder)(미도시)를 포함해도 무방하다.
메모리(200)는, 특정 사이즈의 데이터(D)가 독출(read)되거나 기입(write)되는 것을 허용한다. 메모리의 기입 모드에서, 데이터(D)는, 제1 부분 데이터(D1) 및 제2 부분 데이터(D2)로 분할된다. 제1 에러 정정 회로(ECC1)는, 제1 부분 데이터(D1)에 근거해, 제1 에러 정정 코드를 포함한 제1 부분 기입 데이터(ECCD1)를 생성시킨다. 마찬가지로, 제2 에러 정정 회로(ECC2)는, 제2 부분 데이터(D2)에 근거해, 제2 에러 정정 코드를 포함한 제2 부분 기입 데이터(ECCD2)를 생성시킨다. 본 실시 형태에서, 데이터(D)의 사이즈는 예를 들면 256비트여도 무방하고, 제1 부분 데이터(D1) 및 제2 부분 데이터(D2)의 사이즈는 128비트이고, 제1 부분 기입 데이터(ECCD1) 및 제2 부분 기입 데이터(ECCD2)의 사이즈는 136비트로서, 8비트의 제1 에러 정정 코드 및 8비트의 제2 에러 정정 코드 포함한다.
다음으로, 제1 부분 기입 데이터(ECCD1)는, 복수의 제1 부분 기입 비트(DB1)(사이즈는 예를 들면 4비트)로 분할되어도 무방하고, 제2 부분 기입 데이터(ECCD2)는, 복수의 제2 부분 기입 비트(DB2)로 분할되어도 무방하다. 각 검출 구동 회로(SD)는, 제1 부분 기입 비트(DB1)와 제2 부분 기입 비트(DB2)를 동시에 수신하고, 제1 부분 기입 비트(DB1)와 제2 부분 기입 비트(DB2)를 결합한 후, 어드레스 디코더(ADD)를 통해 어드레스 지정해, 대응하는 메모리 셀 열(MCC)의 지정 어드레스를 기입한다.
검출 구동 회로(SD(1))를 예로 하면, 검출 구동 회로(SD(1))는, 제1 부분 기입 비트(DB1)와 제2 부분 기입 비트(DB2)를 수신하고, 제1 부분 기입 비트(DB1)와 제2 부분 기입 비트(DB2)를 결합한 후, 대응하는 MCC(1)의 지정 어드레스를 기입하고, 이 어드레스는, 어드레스 디코더(ADD)로 지정되고, 예를 들면 도 3에 도시한 메모리 셀 열(MCC(1))의 제1 열 메모리 셀 블록(MC)이다.
도 2를 계속해서 참조하면, 본 실시 형태에서, 제1 에러 정정 회로(ECC1)에 의해 생성해, 제1 부분 기입 데이터(ECCD1)에 포함되는 제1 에러 정정 코드(예를 들면 8비트)는, 마찬가지로, 2개의 제1 부분 기입 비트(DB1)(예를 들면 4비트)로 분할되어, 각각 검출 구동 회로(SD(P))와 검출 구동 회로(SD(P+1))에 의해 수신된다. 마찬가지로, 제2 에러 정정 회로(ECC2)에 의해 생성해, 제2 부분 기입 데이터(ECCD2)에 포함되는 제2 에러 정정 코드(예를 들면 8비트)는, 2개의 제2 부분 기입 비트(DB2)(예를 들면 4비트)로 분할되어, 각각 검출 구동 회로(SD(P))와 검출 구동 회로(SD(P+1))에 의해 수신된다. 즉, 검출 구동 회로(SD(P))(제1 에러 정정 코드 메모리 셀 열이라고 칭한다)는, 각각 일부의 제1 에러 정정 코드와 일부의 제2 에러 정정 코드를 수신하고, 검출 구동 회로(SD(P+1))(제2 에러 정정 코드 메모리 셀 열이라고 칭한다)도 동일하다. 다음으로, 마찬가지로, 검출 구동 회로(SD(P))는, 일부의 제1 에러 정정 코드와 일부의 제2 에러 정정 코드를 결합한 후, 대응하는 메모리 셀 열(MCC(P))에서의 지정 어드레스를 기입하고, 검출 구동 회로(SD(P+1))도 동일하다.
본 실시 형태에서, 복수의 메모리 셀 열(MCC)은, 총 N열이 있고, 제1 에러 정정 코드 메모리 셀 열과 제2 에러 정정 코드 메모리 셀 열은, 각각 제P행과 제P+1행에 위치해, 인접해 배치되고(도 2에 도시한 대로이다), P, N은 모두 자연수이며 또한 1<P<N 이다. 다른 실시 형태에서, 제1 에러 정정 코드 메모리 셀 열과 제2 에러 정정 코드 메모리 셀 열은, 복수의 메모리 셀 열(MCC)의 중앙 위치에 위치한다. 설명의 편의를 위해, 도면의 제1 에러 정정 코드 메모리 셀 열의 좌측의 복수의 메모리 셀 열은, 제1 데이터 코드 메모리 셀 열이라고 칭하고, 도면의 제2 에러 정정 코드 메모리 셀 열의 우측의 복수의 메모리 셀 열은, 제2 데이터 코드 메모리 셀 열이라고 칭한다.
메모리(200)의 독출 모드에서, 각 검출 구동 회로(SD)는, 대응하는 메모리 셀 열(MCC)의 지정 위치(어드레스 디코더(ADD)로 지정된다)로부터 검출하고, 데이터 비트 그룹을 독출하여, 제1 부분 독출 비트와 제2 부분 독출 비트로 분할된다. 설명의 편의를 위해, 제1 부분 독출 비트와 제2 부분 독출 비트는, 마찬가지로 DB1과 DB2로 기록한다. 다음으로, 검출 구동 회로(SD)는, 각각 제1 부분 독출 비트(DB1)와 제2 부분 독출 비트(DB2)를 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)로 보내 에러 정정한다. 도 2를 참조하면, 복수의 제1 부분 독출 비트(DB1)는, 제1 부분 독출 데이터(제1 에러 정정 코드를 포함한다)에 결합되고, 제1 에러 정정 회로(ECC1)에 수신된다. 마찬가지로, 복수의 제2 부분 독출 비트(DB2)는, 제2 부분 독출 데이터(제2 에러 정정 코드를 포함한다)에 결합되고, 제2 에러 정정 회로(ECC2)에 수신된다.
설명의 편의를 위해, 제1 부분 독출 데이터와 제2 부분 독출 데이터는, 마찬가지로, ECCD1와 ECCD2로 기록한다. 다음으로, 제1 에러 정정 회로(ECC1)는, 제1 부분 독출 데이터(ECCD1)에서의 제1 에러 정정 코드에 근거해, 제1 부분 독출 데이터(ECCD1)를 에러 정정해, 제1 부분 데이터(D1)를 생성시킨다. 마찬가지로, 제2 에러 정정 회로(ECC2)는, 제2 부분 독출 데이터(ECCD2)에서의 제2 에러 정정 코드에 근거해, 제2 부분 독출 데이터(ECCD2)를 에러 정정해, 제2 부분 데이터(D2)를 생성시킨다. 마지막으로, 제1 부분 데이터(D1)와 제2 부분 데이터(D2)는 결합되어 데이터(D)로서 출력된다. 본 실시 형태에서, 복수의 제1 부분 독출 비트(DB1)와 복수의 제2 부분 독출 비트(DB2)의 사이즈는 모두 4비트이고, 제1 부분 독출 데이터와 제2 부분 독출 데이터의 사이즈는 모두 136비트이며, 제1 에러 정정 코드와 제2 에러 정정 코드의 사이즈는 모두 8비트여도 무방하고, 마지막으로, 데이터(D)의 사이즈는 256비트이다.
이하에, 도 3에 의해, 각 검출 구동 회로(SD)가, 데이터 비트 그룹의 기입에 대응하는 메모리 셀 열(MCC)의 지정 어드레스를 기입하는 상세 및 대응하는 메모리 셀 열(MCC)의 지정 어드레스로부터 데이터 비트 그룹을 독출하는 상세를 설명한다. 각 메모리 셀 블록(MC)은, 복수의 제1 메모리 셀(M1)과, 제2 메모리 셀(M2)과, 서브 워드라인 드라이버(SWD)와, 제1 비트라인 센서(BLSA1)와, 제2 비트라인 센서(BLSA2)와, 제1 선택 스위치(SW1)와, 제2 선택 스위치(SW2)를 포함한다. 여기서, 도 2는, 비트라인 센서(BLSA)만에 대해, 일반적으로 제1 비트라인 센서(BLSA1)와 제2 비트라인 센서(BLSA2)라고 칭한다. 도 3에서, 각개 제1 메모리 셀(M1)과 각개 제2 메모리 셀(M2)은, 트랜지스터(T)와 콘덴서(C)를 포함하고, 콘덴서(C)는, 트랜지스터(T)와 기준 전위단과의 사이에 결합된다. 트랜지스터(T)의 제어단은, 워드라인(WL)을 통해 서브 워드라인 드라이버(SWD)에 결합되고, 서브 워드라인 드라이버(SWD)에 의해 제어된다. 트랜지스터(T)는, 콘덴서(C)와 대응하는 비트라인과의 사이에 결합된다. 트랜지스터(T)(제1 메모리 셀(M1)에서의 트랜지스터)는, 제1 비트라인 센서(BLSA1)에 결합되거나, 또는 트랜지스터(T)(제2 메모리 셀(M2)에서의 트랜지스터)는, 제2 비트라인 센서(BLSA2)에 결합된다. 제1 비트라인 센서(BLSA1)는, 제1 비트라인(BL1)을 통해 제1 메모리 셀(M1)의 보존된 데이터를 검출하고, 제2 비트라인 센서(BLSA2)는, 제2 비트라인(BL2)을 통해 제2 메모리 셀(M2)의 보존된 데이터를 검출한다. 제1 비트라인 센서(BLSA1)는, 로우 스위치(RSW)를 통해 메인 입출력라인(MIO)에 결합되고, 마찬가지로, 제2 비트라인 센서(BLSA2)는, 로우 스위치(RSW)를 통해 메인 입출력라인(MIO)에 결합된다. 설명의 편의를 위해, 제1 메모리 셀(M1)에 접속되는 비트라인(BL)을 제1 비트라인(BL1)으로 칭하고, 제2 메모리 셀(M2)에 접속되는 비트라인(BL)을 제2 비트라인(BL2)으로 칭한다. 본 실시 형태에서, 트랜지스터(T)는, 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect　Transistor, MOSFET)여도 무방하고, 동일한 메모리 셀 행(MCR)에 위치하는 메모리 셀(M)은, 동일한 워드라인(WL)에 의해 제어되어도 무방하다.
도 2와 도 3을 동시에 참조하면, 메모리(200)의 기입 모드에서, 어드레스 디코더(ADD)로 지정된 기입 어드레스는, 메모리 셀 열(MCC(1))의 제1 열 메모리 셀 블록(MC(11)로 기록한다)에 대응한다고 가정하면, 검출 구동 회로(SD(1))는, 서브 워드라인 드라이버(SWD)에 의해 메모리 셀 블록((MC(11))의 모든 메모리 셀(M)의 트랜지스터(T)를 기동한다. 또한, 검출 구동 회로(SD(1))는, 로우 스위치(RSW)의 기동을 제어하고, 열 선택라인(CSL0)이 선택 신호(S)를 송신하는 것을 제어하고, 메모리 셀 블록((MC(11))의 제1 선택 스위치(SW1)와 제2 선택 스위치(SW2)를 기동하여, 메인 입출력라인(MIO)과 메모리 셀 블록((MC(11))을 접속시킨다. 여기서, 복수의 제1 비트라인 센서(BLSA1)는, 복수의 제1 비트라인(BL1)을 통해 복수의 제1 메모리 셀(M1)과 접속하고, 복수의 제2 비트라인 센서(BLSA2)는, 복수의 제2 비트라인(BL2)을 통해 복수의 제2 메모리 셀(M2)과 접속한다. 다음으로, 검출 구동 회로(SD(1))는, 결합한 후의 제1 부분 기입 비트(DB1)와 제2 부분 기입 비트(DB2)를, 메인 입출력라인(MIO)을 통해, 각각 제1 비트라인 센서(BLSA1)와 제2 비트라인 센서(BLSA2)에 의해 메모리 셀 블록((MC(11))의 복수의 메모리 셀(M)에 기입한다.
설명의 편의를 위해, 기동한 제1 선택 스위치(SW1)에 결합되는 제1 비트라인(BL1)은, 제1 선(選) 중 비트라인으로 칭한다. 마찬가지로, 기동한 제2 선택 스위치(SW2)에 결합되는 제2 비트라인(BL2)은 제2 선(選) 중 비트라인으로 칭한다.
메모리(200)의 독출 모드에서, 어드레스 디코더(ADD)로 지정된 읽기 어드레스는, 메모리 셀 블록((MC(11))에 대응한다고 가정하면, 마찬가지로, 검출 구동 회로(SD(1))는, 로우 스위치(RSW)의 기동을 제어하고, 열 선택라인(CSL0)이 선택 신호(S)를 송신하는 것을 제어하고, 메모리 셀 블록((MC(11))의 제1 선택 스위치(SW1)와 제2 선택 스위치(SW2)를 기동하여, 메인 입출력라인(MIO)과 메모리 셀 블록((MC(11))의 제1 비트라인 센서(BLSA1)와 제2 비트라인 센서(BLSA2)를 접속시킨다. 여기서, 복수의 제1 비트라인 센서(BLSA1)는, 복수의 제1 비트라인(BL1)을 통해 복수의 제1 메모리 셀(M1)과 접속하고, 복수의 제2 비트라인 센서(BLSA2)는, 복수의 제2 비트라인(BL2)을 통해 복수의 제2 메모리 셀(M2)과 접속한다. 다음으로, 검출 구동 회로(SD(1))는, 메모리 셀 블록((MC(11))의 제1 메모리 셀(M1)로부터 보존된 데이터를 검출하고, 보존된 데이터를 제1 비트라인 센서(BLSA1)와 메인 입출력라인(MIO)을 통해 제1 에러 정정 회로(ECC1)에 전송한다. 검출 구동 회로(SD(1))는, 메모리 셀 블록((MC(11))의 제2 메모리 셀(M2)로부터 보존된 데이터를 검출하고, 보존된 데이터를 제2 비트라인 센서(BLSA2)와 메인 입출력라인(MIO)을 통해 제2 에러 정정 회로(ECC2)에 전송한다. 즉, 메모리 셀 블록(MC)의 인접하는 2개의 메모리 셀(M)은, 각각 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)에 대응한다.
인접하는 2개의 메모리 셀이 고장나서(예를 들면, 도 3의 메모리 셀 블록((MC(11))의 제1 메모리 셀(M1)과 제2 메모리 셀(M2)), 보존된 데이터 에러의 상황 하에서, 인접하는 2개의 메모리 셀(M1와 M2)은, 각각 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)에 결합되어 있으므로, 제1 에러 정정 회로(ECC1)는, 하나의 독출 에러 밖에 존재하지 않고(예를 들면 제1 메모리 셀(M1)의 독출 데이터), 마찬가지로, 제2 에러 정정 회로(ECC2)도, 하나의 독출 에러 밖에 존재하지 않아(예를 들면, 제2 메모리 셀(M2)의 독출 데이터), 제1 에러 정정 회로(ECC1)와 제2 에러 정정 회로(ECC2)가 하나의 비트 어드레스에 대응해서 에러 정정하게 한다. 당업자는, 동일한 코스트 하에서, 본 발명의 에러 정정 회로를 가지는 메모리에 의해, 바람직한 에러 정정 효과를 얻을 수 있어, 대체 메모리의 사용을 감소시킬 수 있다. 또한, 제1 메모리 셀(M1)과 제2 메모리 셀(M2)이 교대로 배열되는 설치 방식은, 상호 전기적 간섭을 저감할 수 있다.
본문은 이상의 실시예와 같이 나타냈지만, 본 발명을 한정하기 위한 것이 아니고, 당업자가 본 발명의 정신의 범위로부터 일탈하지 않는 범위에서, 변경 또는 수정하는 것이 가능하기 때문에, 본 발명의 보호 범위는 후속의 특허 청구의 범위에 정의하고 있는 것을 기준으로 한다.
본 발명은, 인접하는 2개의 메모리 셀을 각각 제1 에러 정정 회로와 제2 에러 정정 회로에 결합한다. 인접하는 2개의 메모리 셀이 고장난 상황 하에서, 제1 에러 정정 회로와 제2 에러 정정 회로는, 하나의 에러 만을 처리할 필요가 있다. 따라서, 동일한 코스트 하에서, 본 발명의 에러 정정 회로를 가지는 메모리에 의해, 바람직한 에러 정정 효과를 얻을 수 있어, 대체 메모리의 사용을 감소시킬 수 있다.
100: 메모리
200: 메모리
ADD: 어드레스 디코더
BL: 비트라인
BL1: 제1 비트라인
BL2: 제2 비트라인
BLSA: 비트라인 센서
BLSA1: 제1 비트라인 센서
BLSA2: 제2 비트라인 센서
C: 콘덴서
CSL0, CSL1, CSLN: 열 선택라인
D: 데이터
D1: 제1 부분 데이터
D2: 제2 부분 데이터
DB1: 제1 부분 기입 비트 또는 제1 부분 독출 비트
DB2: 제2 부분 기입 비트 또는 제2 부분 독출 비트
ECC1: 제1 에러 정정 회로
ECC2: 제2 에러 정정 회로
ECCD1: 제1 부분 기입 데이터 또는 제1 부분 독출 데이터
ECCD2: 제2 부분 기입 데이터 또는 제2 부분 독출 데이터
M: 메모리 셀
M1: 제1 메모리 셀
M2: 제2 메모리 셀
MC/MC(11): 메모리 셀 블록
MCC, MCC(1), MCC(P-1), MCC(P), MCC(P+1), MCC(P+2), MCC(N): 메모리 셀 열
MCR: 메모리 셀 행
MIO: 메인 입출력라인
RSW: 로우 스위치
SD, SD(1), SD(P-1), SD(P), SD(P+1), SD(P+2), SD(N): 검출 구동 회로
S: 선택 신호
SW1: 제1 선택 스위치
SW2: 제2 선택 스위치
SWD: 서브 워드라인 드라이버
T: 트랜지스터

Claims (10)

  1. 에러 정정 회로를 가지는 메모리에 있어서,
    제1 부분 데이터의 에러 정정을 실행하여, 제1 부분 기입 데이터 또는 제1 부분 독출 데이터를 생성시키는 제1 에러 정정 회로와,
    제2 부분 데이터의 에러 정정을 실행하여, 제2 부분 기입 데이터 또는 제2 부분 독출 데이터를 생성시키는 제2 에러 정정 회로와,
    복수의 메모리 셀 열과,
    각각 상기 복수의 메모리 셀 열에 결합되고, 상기 제1 에러 정정 회로와 상기 제2 에러 정정 회로에 결합되는 복수의 검출 구동 회로
    를 포함하고,
    기입 모드에 있어서, 상기 복수의 검출 구동 회로는, 각각 상기 제1 부분 기입 데이터의 복수의 제1 부분 기입 비트를 수신하고, 각각 상기 제2 부분 기입 데이터의 복수의 제2 부분 기입 비트를 수신하고, 각 상기 검출 구동 회로는, 대응하는 제1 부분 기입 비트와 제2 부분 기입 비트를 결합시켜, 대응하는 메모리 셀 열을 기입하고,
    독출 모드에 있어서, 상기 복수의 검출 구동 회로는, 각각 상기 복수의 메모리 셀 열의 보존된 데이터를 검출하여, 복수의 제1 부분 독출 데이터와 복수의 제2 부분 독출 데이터를 생성시키는, 메모리.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀 열은,
    제1 에러 정정 코드 메모리 셀 열과, 제2 에러 정정 코드 메모리 셀 열
    을 포함하고,
    상기 제1 에러 정정 코드 메모리 셀 열과 상기 제2 에러 정정 코드 메모리 셀 열은,
    모두 상기 제1 부분 기입 데이터에서의 제1 에러 정정 코드의 일부분과 상기 제2 부분 기입 데이터에서의 제2 에러 정정 코드의 일부분을 보존하고,
    상기 제1 에러 정정 코드 메모리 셀 열 및 상기 제2 에러 정정 코드 메모리 셀 열은, 인접해 배치되고,
    상기 복수의 메모리 셀 열은, 복수의 제1 데이터 코드 메모리 셀 열과 복수의 제2 데이터 코드 메모리 셀 열을 더 포함하고,
    상기 복수의 제1 데이터 코드 메모리 셀 열은 인접해 배치되어, 상기 제1 에러 정정 코드 메모리 셀 열의 제1 측에 배치되고,
    상기 복수의 제2 데이터 코드 메모리 셀 열은 인접해 배치되어, 상기 제2 에러 정정 코드 메모리 셀 열의 제2 측에 배치되고,
    상기 제1 측과 상기 제2 측은 대향하는, 메모리.
  3. 제1항에 있어서,
    각 상기 메모리 셀 열은,
    상호 직렬로 결합되는 복수의 메모리 셀 블록
    을 포함하고,
    각 상기 메모리 셀 블록은,
    워드라인으로 제어되는 복수의 메모리 셀과,
    상기 복수의 메모리 셀에서의 복수의 제1 메모리 셀의 복수의 제1 비트라인에 결합되는 제1 비트라인 센서와,
    선택 신호에 근거해, 상기 복수의 제1 비트라인에서의 복수의 제1 선(選) 중 비트라인을 대응하는 상기 검출 구동 회로에 결합시키는 복수의 제1 선택 스위치와,
    상기 복수의 메모리 셀의 복수의 제2 메모리 셀에서의 복수의 제2 비트라인에 결합되는 제2 비트라인 센서와,
    상기 선택 신호에 근거해, 상기 복수의 제2 비트라인에서의 복수의 제2 선(選) 중 비트라인을 대응하는 상기 검출 구동 회로에 결합시키는 복수의 제2 선택 스위치
    를 포함하고,
    상기 복수의 제1 메모리 셀과 상기 복수의 제2 메모리 셀은 교대로 배열되어 있는, 메모리.
  4. 제3항에 있어서,
    각 상기 메모리 셀 블록은,
    상기 워드라인에 결합되어, 워드라인 신호를 생성시키기 위한 워드라인 드라이버
    를 더 포함하는 메모리.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 부분 기입 데이터와 상기 제2 부분 기입 데이터의 비트 수는 동일하고,
    상기 제1 부분 독출 데이터와 상기 제2 부분 독출 데이터의 비트 수는 동일한, 메모리.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 메모리는,
    상기 복수의 메모리 셀 열과 상기 복수의 검출 구동 회로에 결합되어, 상기 기입 모드에서, 상기 복수의 제1 부분 기입 비트와 상기 복수의 제2 부분 기입 비트가 대응하는 메모리 셀 열의 어드레스를 지정하고, 상기 독출 모드에서, 복수의 제1 부분 독출 데이터와 복수의 제2 부분 독출 데이터가 대응하는 메모리 셀 열의 어드레스를 지정하는 어드레스 디코드 회로
    를 더 포함하는 메모리.
  7. 제3항에 있어서,
    각 상기 메모리 셀은,
    상기 제1 비트라인 센서에 결합되는 트랜지스터와,
    상기 트랜지스터와 기준 전위단과의 사이에 결합되는 콘덴서
    를 포함하는 메모리.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 독출 모드에서, 각 상기 검출 구동 회로는,
    대응하는 메모리 셀 열로부터 적어도 2 비트의 보존된 데이터를 검출하는, 메모리.
  9. 제8항에 있어서,
    각 상기 검출 구동 회로는,
    상기 적어도 2 비트의 보존된 데이터를, 적어도 1 비트의 제1 부분 독출 데이터와 적어도 1 비트의 제2 부분 독출 데이터로 분할하는, 메모리.
  10. 제2항에 있어서,
    각 상기 제1 에러 정정 코드와 각 상기 제2 에러 정정 코드는 모두 적어도 2 비트인, 메모리.
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KR20000013395A (ko) * 1998-08-07 2000-03-06 윤종용 에러 정정 회로를 구비한 반도체 메모리 장치
KR20180073129A (ko) * 2016-12-22 2018-07-02 에스케이하이닉스 주식회사 에러 정정 코드 회로를 갖는 반도체 메모리 장치

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