JP2001273762A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
Abstract
(57)【要約】
【課題】 メモリセルを内蔵し、ディレイドライト機能
を有する半導体集積回路に関し、読み出し動作を確実に
実行する。 【解決手段】 アドレス保持部は、書き込みコマンドと
ともに供給される書き込みアドレスを書き込み保持アド
レスとして保持する。データ保持部は、書き込みコマン
ドとともに供給される書き込みデータを、書き込み保持
データとして保持する。次の書き込みコマンドを受けた
とき、書き込み保持データは、書き込み保持アドレスに
対応するメモリセルに書き込まれる。アドレス比較部
は、読み出しコマンドとともに供給される読み出しアド
レスと、書き込み保持アドレスとを比較する複数のアド
レス比較器を有する。アドレス比較部の比較結果が一致
した場合、書き込み保持データを読み出しデータとして
出力する。比較結果が一致しない場合、メモリセルから
のデータを読み出しデータとして出力する。
を有する半導体集積回路に関し、読み出し動作を確実に
実行する。 【解決手段】 アドレス保持部は、書き込みコマンドと
ともに供給される書き込みアドレスを書き込み保持アド
レスとして保持する。データ保持部は、書き込みコマン
ドとともに供給される書き込みデータを、書き込み保持
データとして保持する。次の書き込みコマンドを受けた
とき、書き込み保持データは、書き込み保持アドレスに
対応するメモリセルに書き込まれる。アドレス比較部
は、読み出しコマンドとともに供給される読み出しアド
レスと、書き込み保持アドレスとを比較する複数のアド
レス比較器を有する。アドレス比較部の比較結果が一致
した場合、書き込み保持データを読み出しデータとして
出力する。比較結果が一致しない場合、メモリセルから
のデータを読み出しデータとして出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルを有す
る半導体集積回路に関し、特に、ディレイドライト機能
を有する半導体集積回路に関する。
る半導体集積回路に関し、特に、ディレイドライト機能
を有する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路は、半導体製造技術の発
達により高速化の一途をたどっている。特に、マイクロ
コンピュータ等の動作周波数は、年々向上しており、DR
AM等の半導体メモリの動作周波数との格差はますます大
きくなっている。この格差を縮小するために、SDRAM（S
ynchronous DRAM）等の高速メモリが開発されている。
達により高速化の一途をたどっている。特に、マイクロ
コンピュータ等の動作周波数は、年々向上しており、DR
AM等の半導体メモリの動作周波数との格差はますます大
きくなっている。この格差を縮小するために、SDRAM（S
ynchronous DRAM）等の高速メモリが開発されている。
【０００３】さらに、近時、データバスの使用効率を向
上するために、書き込みコマンドに対応して供給される
書き込みデータを次の書き込みコマンドの供給時にメモ
リセルに書き込む“ディレイドライト”（または“レイ
トライト”）と称する機能を有するSDRAMが提案されて
いる。図５は、この種のディレイドライト機能を有する
SDRAMにおいて、読み出し動作の間に書き込み動作を実
行する例を示している。この例では、読み出しコマンド
の受け付けから読み出しデータが出力されるまでのクロ
ックサイクル数である読み出しレイテンシは、“２”に
されている。また、書き込みコマンドの受け付けから書
き込みデータを受け付けるまでのクロックサイクル数で
ある書き込みレイテンシは、“２”にされている。
上するために、書き込みコマンドに対応して供給される
書き込みデータを次の書き込みコマンドの供給時にメモ
リセルに書き込む“ディレイドライト”（または“レイ
トライト”）と称する機能を有するSDRAMが提案されて
いる。図５は、この種のディレイドライト機能を有する
SDRAMにおいて、読み出し動作の間に書き込み動作を実
行する例を示している。この例では、読み出しコマンド
の受け付けから読み出しデータが出力されるまでのクロ
ックサイクル数である読み出しレイテンシは、“２”に
されている。また、書き込みコマンドの受け付けから書
き込みデータを受け付けるまでのクロックサイクル数で
ある書き込みレイテンシは、“２”にされている。
【０００４】まず、読み出しコマンドRD0、RD1が、クロ
ック信号CLKに同期して順次に供給され、メモリコア部
が動作する（図５(a)）。なお、特に図示していない
が、読み出しコマンドとともに、読み出しアドレスが供
給される。メモリコア部は、読み出しコマンドの受け付
けから約１クロック遅れて読み出しデータを出力する。
この後、入出力回路が動作する（図５(b)）。
ック信号CLKに同期して順次に供給され、メモリコア部
が動作する（図５(a)）。なお、特に図示していない
が、読み出しコマンドとともに、読み出しアドレスが供
給される。メモリコア部は、読み出しコマンドの受け付
けから約１クロック遅れて読み出しデータを出力する。
この後、入出力回路が動作する（図５(b)）。
【０００５】そして、読み出しデータQ00、Q01、Q10、Q
11が、各読み出しコマンドRD0、RD1の受け付けから２ク
ロック後に順次にデータ信号DQとして出力される。読み
出しデータQ00、Q01およびQ10、Q11は、チップの内部を
伝達される並列の読み出しデータを並列直列変換するこ
とで生成される。
11が、各読み出しコマンドRD0、RD1の受け付けから２ク
ロック後に順次にデータ信号DQとして出力される。読み
出しデータQ00、Q01およびQ10、Q11は、チップの内部を
伝達される並列の読み出しデータを並列直列変換するこ
とで生成される。
【０００６】読み出しコマンドRD1の受け付けから２ク
ロック後に書き込みコマンドWR0が供給される。この例
では、書き込みレイテンシは“２”のため、書き込みデ
ータDA0、DA1は、書き込みコマンドWR0から２クロック
遅れて供給される。すなわち、書き込みデータDA0、DA1
は、読み出しデータQ11の出力後のクロック信号CLKに同
期して供給される（図５(c)）。このとき、書き込みデ
ータDA0、DA1は、メモリセルに書き込まれず、レジスタ
に保持される（図５(d)）。
ロック後に書き込みコマンドWR0が供給される。この例
では、書き込みレイテンシは“２”のため、書き込みデ
ータDA0、DA1は、書き込みコマンドWR0から２クロック
遅れて供給される。すなわち、書き込みデータDA0、DA1
は、読み出しデータQ11の出力後のクロック信号CLKに同
期して供給される（図５(c)）。このとき、書き込みデ
ータDA0、DA1は、メモリセルに書き込まれず、レジスタ
に保持される（図５(d)）。
【０００７】この後、書き込みコマンドWR0の次のクロ
ック信号CLKに同期して、読み出しコマンドRD2、RD3、R
D4が順次に供給され、上述と同じタイミングで読み出し
動作が実行される（図５(e)）。メモリコア部は、書き
込み動作を実行していないため、読み出し動作をすぐに
実行することができる。このため、ディレイドライト機
能を有するSDRAMでは、データ信号DQが伝達されない期
間が最小限になり、データバスの使用効率が向上する。
ック信号CLKに同期して、読み出しコマンドRD2、RD3、R
D4が順次に供給され、上述と同じタイミングで読み出し
動作が実行される（図５(e)）。メモリコア部は、書き
込み動作を実行していないため、読み出し動作をすぐに
実行することができる。このため、ディレイドライト機
能を有するSDRAMでは、データ信号DQが伝達されない期
間が最小限になり、データバスの使用効率が向上する。
【０００８】読み出しコマンドRD4の受け付けから２ク
ロック後に、次の書き込みコマンドWR1が供給される
（図５(f)）。この書き込みコマンドWR1の受け付けに同
期して入出力回路およびメモリコア部が動作し、レジス
タに保持されている前回の書き込みデータDA0、DA1がメ
モリセルに書き込まれる（図５(g)）。次に、書き込み
データDA2、DA3が、書き込みコマンドWR1から２クロッ
ク遅れて供給される。レジスタの内容は、書き込みデー
タDA2、DA3に書き換えられる（図５(h)）。
ロック後に、次の書き込みコマンドWR1が供給される
（図５(f)）。この書き込みコマンドWR1の受け付けに同
期して入出力回路およびメモリコア部が動作し、レジス
タに保持されている前回の書き込みデータDA0、DA1がメ
モリセルに書き込まれる（図５(g)）。次に、書き込み
データDA2、DA3が、書き込みコマンドWR1から２クロッ
ク遅れて供給される。レジスタの内容は、書き込みデー
タDA2、DA3に書き換えられる（図５(h)）。
【０００９】このように、ディレイドライト機能を有す
るSDRAMでは、メモリセルへの書き込み動作を、書き込
みデータの取り込みタイミングとは別に実行することが
できる。このため、書き込みコマンドに対応するメモリ
コア部の動作と、この書き込みコマンド直後に供給され
た読み出しコマンドに対応するメモリコア部の動作とが
重なることが回避される。この結果、従来のSDRAMに比
べ、データバスの使用効率が向上され、データの転送量
が増大する。
るSDRAMでは、メモリセルへの書き込み動作を、書き込
みデータの取り込みタイミングとは別に実行することが
できる。このため、書き込みコマンドに対応するメモリ
コア部の動作と、この書き込みコマンド直後に供給され
た読み出しコマンドに対応するメモリコア部の動作とが
重なることが回避される。この結果、従来のSDRAMに比
べ、データバスの使用効率が向上され、データの転送量
が増大する。
【００１０】
【発明が解決しようとする課題】ところで、ディレイド
ライト機能を有するSDRAMは、最近提案された技術であ
り、その製品化には検討すべき事項がある。例えば、上
述した読み出しコマンドRD2に対応する読み出しアドレ
スが、書き込みコマンドWR0に対応する書き込みアドレ
スと同じ場合、SDRAMは、レジスタに保持されている書
き込みデータを読み出しデータとして出力しなければな
らない。しかし、ディレイドライト機能を有するSDRAM
において、この機能を実現するための具体的な回路は、
検討されていない。
ライト機能を有するSDRAMは、最近提案された技術であ
り、その製品化には検討すべき事項がある。例えば、上
述した読み出しコマンドRD2に対応する読み出しアドレ
スが、書き込みコマンドWR0に対応する書き込みアドレ
スと同じ場合、SDRAMは、レジスタに保持されている書
き込みデータを読み出しデータとして出力しなければな
らない。しかし、ディレイドライト機能を有するSDRAM
において、この機能を実現するための具体的な回路は、
検討されていない。
【００１１】本発明の目的は、ディレイドライト機能を
有する半導体集積回路において、読み出し動作を確実に
実行することにある。
有する半導体集積回路において、読み出し動作を確実に
実行することにある。
【００１２】
【課題を解決するための手段】請求項１の半導体集積回
路は、メモリセルと、アドレス保持部と、データ保持部
と、アドレス比較部と、データ選択部とを備えている。
アドレス保持部は、書き込みコマンドに対応して供給さ
れる書き込みアドレスを書き込み保持アドレスとして保
持する。データ保持部は、書き込みコマンドに対応して
供給される書き込みデータを、書き込み保持データとし
て保持するとともに、次の書き込みコマンドを受けたと
きに、前回の書き込みコマンドに対応して保持した書き
込み保持データを、書き込み保持アドレスに対応するメ
モリセルに書き込む。アドレス比較部は、読み出しコマ
ンドに対応して供給される読み出しアドレスと、書き込
み保持アドレスとを、複数ビットずつ比較する複数のア
ドレス比較器を有する。そして、読み出し動作時に、ア
ドレス比較部の比較結果が一致した場合、書き込み保持
データを読み出しデータとして出力する。アドレス比較
部の比較結果が一致しない場合、メモリセルからのデー
タを読み出しデータとして出力する。
路は、メモリセルと、アドレス保持部と、データ保持部
と、アドレス比較部と、データ選択部とを備えている。
アドレス保持部は、書き込みコマンドに対応して供給さ
れる書き込みアドレスを書き込み保持アドレスとして保
持する。データ保持部は、書き込みコマンドに対応して
供給される書き込みデータを、書き込み保持データとし
て保持するとともに、次の書き込みコマンドを受けたと
きに、前回の書き込みコマンドに対応して保持した書き
込み保持データを、書き込み保持アドレスに対応するメ
モリセルに書き込む。アドレス比較部は、読み出しコマ
ンドに対応して供給される読み出しアドレスと、書き込
み保持アドレスとを、複数ビットずつ比較する複数のア
ドレス比較器を有する。そして、読み出し動作時に、ア
ドレス比較部の比較結果が一致した場合、書き込み保持
データを読み出しデータとして出力する。アドレス比較
部の比較結果が一致しない場合、メモリセルからのデー
タを読み出しデータとして出力する。
【００１３】読み出しアドレスと書き込み保持アドレス
とを、複数のアドレス比較器で比較するため、アドレス
比較部の回路規模が小さくなる。また、アドレス比較が
高速に実行され、読み出し動作が高速に実行される。請
求項２の半導体集積回路では、アドレス比較部は、行ア
ドレスおよび列アドレスにそれぞれ対応するアドレス比
較器を備えている。行アドレスおよび列アドレスは、そ
れぞれほぼ同じ経路を、ほぼ同じタイミングで伝達され
る。このため、読み出しアドレスと書き込み保持アドレ
スとを、行アドレスと列アドレスとに分けて、それぞれ
別のアドレス比較器で比較することで、アドレス比較を
効率よく実行できる。すなわち、アドレス比較が高速に
実行される。
とを、複数のアドレス比較器で比較するため、アドレス
比較部の回路規模が小さくなる。また、アドレス比較が
高速に実行され、読み出し動作が高速に実行される。請
求項２の半導体集積回路では、アドレス比較部は、行ア
ドレスおよび列アドレスにそれぞれ対応するアドレス比
較器を備えている。行アドレスおよび列アドレスは、そ
れぞれほぼ同じ経路を、ほぼ同じタイミングで伝達され
る。このため、読み出しアドレスと書き込み保持アドレ
スとを、行アドレスと列アドレスとに分けて、それぞれ
別のアドレス比較器で比較することで、アドレス比較を
効率よく実行できる。すなわち、アドレス比較が高速に
実行される。
【００１４】請求項３の半導体集積回路では、所定のア
ドレス比較器は、別のアドレス比較器による比較が一致
したことを受けて動作する。例えば、早いタイミングで
チップ内を伝達される読み出しアドレスの一部と、書き
込み保持アドレスの一部とは、所定のアドレス比較器で
比較される。遅いタイミングでチップ内を伝達される読
み出しアドレスの別の一部と、書き込み保持アドレスの
別の一部とは、所定のアドレス比較器での比較結果が一
致したときに、別のアドレス比較器で比較される。所定
のアドレス比較器での比較結果が一致しないときに、別
のアドレス比較器は、動作しない。この結果、消費電力
が低減される。
ドレス比較器は、別のアドレス比較器による比較が一致
したことを受けて動作する。例えば、早いタイミングで
チップ内を伝達される読み出しアドレスの一部と、書き
込み保持アドレスの一部とは、所定のアドレス比較器で
比較される。遅いタイミングでチップ内を伝達される読
み出しアドレスの別の一部と、書き込み保持アドレスの
別の一部とは、所定のアドレス比較器での比較結果が一
致したときに、別のアドレス比較器で比較される。所定
のアドレス比較器での比較結果が一致しないときに、別
のアドレス比較器は、動作しない。この結果、消費電力
が低減される。
【００１５】請求項４の半導体集積回路は、行アドレス
および列アドレスにそれぞれ対応するアドレス比較器を
備えている。行アドレスと列アドレスとの一部は、同一
のアドレス端子から順次に供給される。そして、列アド
レスに対応するアドレス比較器は、行アドレスに対応す
るアドレス比較器の比較結果を受けて動作する。このた
め、列アドレスが供給される前に、行アドレスの比較が
可能になり、読み出しアドレスと書き込み保持アドレス
とが高速に比較される。
および列アドレスにそれぞれ対応するアドレス比較器を
備えている。行アドレスと列アドレスとの一部は、同一
のアドレス端子から順次に供給される。そして、列アド
レスに対応するアドレス比較器は、行アドレスに対応す
るアドレス比較器の比較結果を受けて動作する。このた
め、列アドレスが供給される前に、行アドレスの比較が
可能になり、読み出しアドレスと書き込み保持アドレス
とが高速に比較される。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
および請求項２に対応している。
用いて説明する。図１は、本発明の半導体集積回路の第
１の実施形態を示している。この実施形態は、請求項１
および請求項２に対応している。
【００１７】この実施形態の半導体集積回路は、シリコ
ン基板上に、CMOSプロセス技術を使用して、ディレイド
ライト機能を有するDDR SDRAM（Double Data Rate SDRA
M、以下、単にSDRAMとも称する）として形成されてい
る。DDR SDRAMは、クロック信号の立ち上がりおよび立
ち下がりの両方に同期してデータの入出力するメモリで
ある。
ン基板上に、CMOSプロセス技術を使用して、ディレイド
ライト機能を有するDDR SDRAM（Double Data Rate SDRA
M、以下、単にSDRAMとも称する）として形成されてい
る。DDR SDRAMは、クロック信号の立ち上がりおよび立
ち下がりの両方に同期してデータの入出力するメモリで
ある。
【００１８】このSDRAMは、入出力制御部２、コア制御
部４、およびメモリコア部６を備えている。この実施形
態では、メモリコア部６は、４つのブロックで構成され
ている。入出力制御部２は、クロックバッファ８、コマ
ンドデコーダ１０、アドレスバッファ１２、マスクバッ
ファ/ラッチ１４、入出力バッファ/レジスタ１６、直列
並列変換器１８、２０、および並列直列変換器２２を備
えている。
部４、およびメモリコア部６を備えている。この実施形
態では、メモリコア部６は、４つのブロックで構成され
ている。入出力制御部２は、クロックバッファ８、コマ
ンドデコーダ１０、アドレスバッファ１２、マスクバッ
ファ/ラッチ１４、入出力バッファ/レジスタ１６、直列
並列変換器１８、２０、および並列直列変換器２２を備
えている。
【００１９】クロックバッファ８は、外部からクロック
信号CLKを受け、受けた信号を内部クロック信号ICLKと
して所定の回路に出力する。コマンドデコーダ１０は、
外部からコマンド信号CMDを受け、受けたコマンドを解
読し、内部コマンド信号ICMDとして出力する。アドレス
バッファ１２は、外部からアドレス信号AD（行アドレス
および列アドレス）を受け、受けた信号を内部アドレス
信号IADとして出力する。なお、このSDRAMは、アドレス
マルチプレクス方式を採用していないため、行アドレス
および列アドレスは、同時に供給される。
信号CLKを受け、受けた信号を内部クロック信号ICLKと
して所定の回路に出力する。コマンドデコーダ１０は、
外部からコマンド信号CMDを受け、受けたコマンドを解
読し、内部コマンド信号ICMDとして出力する。アドレス
バッファ１２は、外部からアドレス信号AD（行アドレス
および列アドレス）を受け、受けた信号を内部アドレス
信号IADとして出力する。なお、このSDRAMは、アドレス
マルチプレクス方式を採用していないため、行アドレス
および列アドレスは、同時に供給される。
【００２０】マスクバッファ/ラッチ１４は、イネーブ
ル信号ENAの活性化時に、データマスク信号DMを取り込
み、取り込んだ信号を直列並列変換器１８に出力する。
データマスク信号DMは、書き込みデータの所定のビット
の書き込み動作をマスクするための信号である。入出力
データバッファ/レジスタ１６は、読み出し動作時に、
出力データ信号DOUTを受け、受けた信号をデータ信号DQ
として出力する。また、入出力データバッファ/レジス
タ１６は、書き込み動作時に、イネーブル信号ENAの活
性化時にデータ信号DQを取り込み、取り込んだ信号を入
力データ信号DINとして出力する。
ル信号ENAの活性化時に、データマスク信号DMを取り込
み、取り込んだ信号を直列並列変換器１８に出力する。
データマスク信号DMは、書き込みデータの所定のビット
の書き込み動作をマスクするための信号である。入出力
データバッファ/レジスタ１６は、読み出し動作時に、
出力データ信号DOUTを受け、受けた信号をデータ信号DQ
として出力する。また、入出力データバッファ/レジス
タ１６は、書き込み動作時に、イネーブル信号ENAの活
性化時にデータ信号DQを取り込み、取り込んだ信号を入
力データ信号DINとして出力する。
【００２１】直列並列変換器１８は、マスクバッファ/
ラッチ１４から供給される直列のデータマスク信号DMを
並列に変換し、内部マスク信号MASKとして出力する。直
列並列変換器２０は、入出力バッファ/レジスタ１６か
ら供給される直列の入力データ信号DINを順次に受け、
受けた信号を並列に変換し書き込みデータ信号WCDBとし
て出力する。並列直列変換器２２は、後述するデータ選
択部５０から供給される並列の読み出しデータ信号RCDB
を直列に変換し、出力データ信号DOUTとして順次に出力
する。
ラッチ１４から供給される直列のデータマスク信号DMを
並列に変換し、内部マスク信号MASKとして出力する。直
列並列変換器２０は、入出力バッファ/レジスタ１６か
ら供給される直列の入力データ信号DINを順次に受け、
受けた信号を並列に変換し書き込みデータ信号WCDBとし
て出力する。並列直列変換器２２は、後述するデータ選
択部５０から供給される並列の読み出しデータ信号RCDB
を直列に変換し、出力データ信号DOUTとして順次に出力
する。
【００２２】コア制御部４は、読み出しラッチ２４、書
き込みラッチ２６、制御回路２８、シフトレジスタ３
０、発振回路３２、リフレッシュアドレスカウンタ３
４、遅延回路３６、アドレスレジスタ３８、スイッチ回
路４０、４２、アドレス比較部４４、ライトアンプ４
６、センスバッファ４８、およびデータ選択部５０を備
えている。
き込みラッチ２６、制御回路２８、シフトレジスタ３
０、発振回路３２、リフレッシュアドレスカウンタ３
４、遅延回路３６、アドレスレジスタ３８、スイッチ回
路４０、４２、アドレス比較部４４、ライトアンプ４
６、センスバッファ４８、およびデータ選択部５０を備
えている。
【００２３】読み出しラッチ２４および書き込みラッチ
２６は、所定の内部コマンド信号ICMDをそれぞれラッチ
し、ラッチした信号をラッチ読み出し信号LRD、ラッチ
書き込み信号LWRとして出力する。制御回路２８は、ラ
ッチ読み出し信号LRD、ラッチ書き込み信号LWRを受け、
行イネーブル信号RE、リードイネーブル信号RDE、ライ
トイネーブル信号WRE、コラムイネーブル信号CLE、セン
スバッファイネーブル信号SBE、ライトデータラッチ信
号WRDL、データ無効信号DINV、スイッチ制御信号SW1、S
W2を出力する。行イネーブル信号REは、ロウデコーダ５
４（後述）を活性化するタイミング信号である。リード
イネーブル信号RDEおよびライトイネーブル信号WREは、
読み出し動作時および書き込み動作時に活性化されるタ
イミング信号である。データ無効信号DINVは、ライトア
ンプ４６（後述）に保持されている書き込みデータが無
効であることを示す信号である。データ無効信号DINV
は、例えば、パワーオン後に書き込み動作が実行される
まで活性化される。スイッチ制御信号SW1は、リフレッ
シュサイクルを示す信号である。スイッチ制御信号SW2
は、読み出しサイクルまたは書き込みサイクルのいずれ
かを示す信号である。
２６は、所定の内部コマンド信号ICMDをそれぞれラッチ
し、ラッチした信号をラッチ読み出し信号LRD、ラッチ
書き込み信号LWRとして出力する。制御回路２８は、ラ
ッチ読み出し信号LRD、ラッチ書き込み信号LWRを受け、
行イネーブル信号RE、リードイネーブル信号RDE、ライ
トイネーブル信号WRE、コラムイネーブル信号CLE、セン
スバッファイネーブル信号SBE、ライトデータラッチ信
号WRDL、データ無効信号DINV、スイッチ制御信号SW1、S
W2を出力する。行イネーブル信号REは、ロウデコーダ５
４（後述）を活性化するタイミング信号である。リード
イネーブル信号RDEおよびライトイネーブル信号WREは、
読み出し動作時および書き込み動作時に活性化されるタ
イミング信号である。データ無効信号DINVは、ライトア
ンプ４６（後述）に保持されている書き込みデータが無
効であることを示す信号である。データ無効信号DINV
は、例えば、パワーオン後に書き込み動作が実行される
まで活性化される。スイッチ制御信号SW1は、リフレッ
シュサイクルを示す信号である。スイッチ制御信号SW2
は、読み出しサイクルまたは書き込みサイクルのいずれ
かを示す信号である。
【００２４】シフトレジスタ３０は、ラッチ書き込み信
号LWRおよび内部クロック信号ICLKを受け、レジスタ制
御信号REGおよびイネーブル信号ENAを出力する。レジス
タ制御信号REGおよびイネーブル信号ENAは、書き込み動
作時に出力される。発振回路３２は、リフレッシュアド
レスカウンタ３４をカウントアップするためのカウント
信号CNTを生成する。リフレッシュアドレスカウンタ３
４は、カウント信号CNTを受けリフレッシュアドレス信
号REFADを生成し、スイッチ制御信号SW1に応じてこのリ
フレッシュアドレス信号REFADを出力する。
号LWRおよび内部クロック信号ICLKを受け、レジスタ制
御信号REGおよびイネーブル信号ENAを出力する。レジス
タ制御信号REGおよびイネーブル信号ENAは、書き込み動
作時に出力される。発振回路３２は、リフレッシュアド
レスカウンタ３４をカウントアップするためのカウント
信号CNTを生成する。リフレッシュアドレスカウンタ３
４は、カウント信号CNTを受けリフレッシュアドレス信
号REFADを生成し、スイッチ制御信号SW1に応じてこのリ
フレッシュアドレス信号REFADを出力する。
【００２５】遅延回路３６は、書き込みデータ信号WCDB
の並列変換タイミングに合わせて内部アドレス信号IAD
を所定時間遅延させ、遅延させた信号を内部書き込みア
ドレス信号IWAD0として出力する。アドレスレジスタ３
８は、書き込み動作時に活性化されるレジスタ制御信号
REGに同期して内部書き込みアドレス信号IWAD0を取り込
み、取り込んだ信号を書き込み保持アドレスWRADとして
出力する。すなわち、アドレスレジスタ３８は、アドレ
ス保持部として機能する。また、アドレスレジスタ３８
は、ライトアンプ４６に選択アドレス信号SELADを出力
する。選択アドレス信号SELADは、直列並列変換器２０
で並列変換された書き込みデータ信号WCDBが、それぞれ
どのアドレスに対応するかをライトアンプ４６に伝える
信号である。
の並列変換タイミングに合わせて内部アドレス信号IAD
を所定時間遅延させ、遅延させた信号を内部書き込みア
ドレス信号IWAD0として出力する。アドレスレジスタ３
８は、書き込み動作時に活性化されるレジスタ制御信号
REGに同期して内部書き込みアドレス信号IWAD0を取り込
み、取り込んだ信号を書き込み保持アドレスWRADとして
出力する。すなわち、アドレスレジスタ３８は、アドレ
ス保持部として機能する。また、アドレスレジスタ３８
は、ライトアンプ４６に選択アドレス信号SELADを出力
する。選択アドレス信号SELADは、直列並列変換器２０
で並列変換された書き込みデータ信号WCDBが、それぞれ
どのアドレスに対応するかをライトアンプ４６に伝える
信号である。
【００２６】スイッチ回路４０は、スイッチ制御信号SW
1に応じて、内部アドレス信号IADまたはリフレッシュア
ドレス信号REFADのいずれかを選択し、選択した信号を
内部アドレス信号IAD2として出力する。スイッチ回路４
２は、スイッチ制御信号SW2に応じて、アドレス信号IAD
2または書き込み保持アドレスWRADのいずれかを選択
し、選択した信号をメモリコア部６に出力する。スイッ
チ回路４２は、読み出し動作時に内部アドレス信号IAD2
を選択し、書き込み動作時に書き込み保持アドレスWRAD
を選択する。
1に応じて、内部アドレス信号IADまたはリフレッシュア
ドレス信号REFADのいずれかを選択し、選択した信号を
内部アドレス信号IAD2として出力する。スイッチ回路４
２は、スイッチ制御信号SW2に応じて、アドレス信号IAD
2または書き込み保持アドレスWRADのいずれかを選択
し、選択した信号をメモリコア部６に出力する。スイッ
チ回路４２は、読み出し動作時に内部アドレス信号IAD2
を選択し、書き込み動作時に書き込み保持アドレスWRAD
を選択する。
【００２７】アドレス比較部４４は、読み出し動作にお
いて、内部アドレス信号IAD2と書き込み保持アドレスWR
ADとを比較し、両信号が一致したときに一致信号AGRを
出力する。ライトアンプ４６は、ライトデータラッチ信
号WRDLに同期して、書き込みデータ信号WCDBを取り込
み、前回のライトデータラッチ信号WRDLに同期して取り
込んだ書き込みデータ信号WCDBを書き込みデータ信号WD
Bとしてメモリコア部６およびデータ選択部５０に出力
する。すなわち、ライトアンプ４６は、データ保持部と
しての機能を有する。このとき、書き込みデータ信号WC
DBの所定のビットは、内部マスク信号MASKによりマスク
される。なお、ライトアンプ４６は、データ無効信号DI
NVの活性化時に、データ選択部５０に書き込みデータ信
号の代わりに無効情報を出力する。
いて、内部アドレス信号IAD2と書き込み保持アドレスWR
ADとを比較し、両信号が一致したときに一致信号AGRを
出力する。ライトアンプ４６は、ライトデータラッチ信
号WRDLに同期して、書き込みデータ信号WCDBを取り込
み、前回のライトデータラッチ信号WRDLに同期して取り
込んだ書き込みデータ信号WCDBを書き込みデータ信号WD
Bとしてメモリコア部６およびデータ選択部５０に出力
する。すなわち、ライトアンプ４６は、データ保持部と
しての機能を有する。このとき、書き込みデータ信号WC
DBの所定のビットは、内部マスク信号MASKによりマスク
される。なお、ライトアンプ４６は、データ無効信号DI
NVの活性化時に、データ選択部５０に書き込みデータ信
号の代わりに無効情報を出力する。
【００２８】センスバッファ４８は、メモリコア部６か
らの読み出しデータ信号RDBを受け、受けた信号をセン
スバッファイネーブル信号SBEに同期して読み出しデー
タ信号RDATAとして出力する。データ選択部５０は、一
致信号AGRの活性化時にライトアンプ４６に保持されて
いる書き込みデータ信号を読み出しデータ信号RCDBとし
て出力し、一致信号AGRの非活性化時にセンスバッファ
４８からの読み出しデータRDATAを読み出しデータ信号R
CDBとして出力する。
らの読み出しデータ信号RDBを受け、受けた信号をセン
スバッファイネーブル信号SBEに同期して読み出しデー
タ信号RDATAとして出力する。データ選択部５０は、一
致信号AGRの活性化時にライトアンプ４６に保持されて
いる書き込みデータ信号を読み出しデータ信号RCDBとし
て出力し、一致信号AGRの非活性化時にセンスバッファ
４８からの読み出しデータRDATAを読み出しデータ信号R
CDBとして出力する。
【００２９】メモリコア部６は、複数のメモリセルMCを
有するメモリセル部５２、ロウデコーダ５４、センスア
ンプ/ライトスイッチ５６、およびコラムデコーダ５８
を備えている。ロウデコーダ５４は、行イネーブル信号
RENおよび内部アドレス信号IADから生成されるプリデコ
ード信号を受け、メモリセルMCに接続されたワード線WL
を活性化する。コラムデコーダ５８は、コラムイネーブ
ル信号CLEおよび内部アドレス信号IADから生成されるプ
リデコード信号を受け、ビット線BL、/BLに接続された
コラムスイッチ（図示せず）を制御する。センスアンプ
/ライトスイッチ５６は、読み出し動作時にリードイネ
ーブル信号RDEに同期してメモリセルMCからビット線B
L、/BLを介して伝達されるデータを増幅し、書き込み動
作時にライトイネーブル信号WREに同期して外部から供
給される書き込みデータ信号WDBを増幅する。
有するメモリセル部５２、ロウデコーダ５４、センスア
ンプ/ライトスイッチ５６、およびコラムデコーダ５８
を備えている。ロウデコーダ５４は、行イネーブル信号
RENおよび内部アドレス信号IADから生成されるプリデコ
ード信号を受け、メモリセルMCに接続されたワード線WL
を活性化する。コラムデコーダ５８は、コラムイネーブ
ル信号CLEおよび内部アドレス信号IADから生成されるプ
リデコード信号を受け、ビット線BL、/BLに接続された
コラムスイッチ（図示せず）を制御する。センスアンプ
/ライトスイッチ５６は、読み出し動作時にリードイネ
ーブル信号RDEに同期してメモリセルMCからビット線B
L、/BLを介して伝達されるデータを増幅し、書き込み動
作時にライトイネーブル信号WREに同期して外部から供
給される書き込みデータ信号WDBを増幅する。
【００３０】図２は、アドレスレジスタ３８およびアド
レス比較部４４の詳細を示している。アドレスレジスタ
３８は、内部書き込みアドレス信号IWADのうち行アドレ
スを保持する行レジスタ３８ａと、内部書き込みアドレ
ス信号IWADのうち列アドレスを保持する列レジスタ３８
ｂとを有している。アドレス比較部４４は、２つのアド
レス比較器４４ａ、４４ｂと判定回路４４ｃとを有して
いる。アドレス比較器４４ａ、４４ｂは、EOR回路等で
形成されている。判定回路４４ｃは、NOR回路等で形成
されている。アドレス比較器４４ａは、内部アドレス信
号IAD2のうち行アドレスと、アドレスレジスタ３８から
供給される行アドレスとを比較し、両アドレスが一致し
たときに低レベルの比較結果信号RCOMPを出力する。ア
ドレス比較器４４ｂは、内部アドレス信号IAD2のうち列
アドレスと、アドレスレジスタ３８から供給される列ア
ドレスとを比較し、両アドレスが一致したときに低レベ
ルの比較結果信号CCOMPを出力する。例えば、アドレス
比較器４４ａは、１２ビットの行アドレスを比較し、ア
ドレス比較器４４ｂは、９ビットの列アドレスを比較す
る。判定回路４４ｃは、低レベルの比較結果信号RCOM
P、CCOMPを受けたとき、高レベルの一致信号AGRを出力
する。すなわち、読み出し動作において、外部から供給
されたアドレス信号ADが、アドレスレジスタ３８に保持
されている書き込み保持アドレスWRADと同一の場合、一
致信号AGRが活性化される。
レス比較部４４の詳細を示している。アドレスレジスタ
３８は、内部書き込みアドレス信号IWADのうち行アドレ
スを保持する行レジスタ３８ａと、内部書き込みアドレ
ス信号IWADのうち列アドレスを保持する列レジスタ３８
ｂとを有している。アドレス比較部４４は、２つのアド
レス比較器４４ａ、４４ｂと判定回路４４ｃとを有して
いる。アドレス比較器４４ａ、４４ｂは、EOR回路等で
形成されている。判定回路４４ｃは、NOR回路等で形成
されている。アドレス比較器４４ａは、内部アドレス信
号IAD2のうち行アドレスと、アドレスレジスタ３８から
供給される行アドレスとを比較し、両アドレスが一致し
たときに低レベルの比較結果信号RCOMPを出力する。ア
ドレス比較器４４ｂは、内部アドレス信号IAD2のうち列
アドレスと、アドレスレジスタ３８から供給される列ア
ドレスとを比較し、両アドレスが一致したときに低レベ
ルの比較結果信号CCOMPを出力する。例えば、アドレス
比較器４４ａは、１２ビットの行アドレスを比較し、ア
ドレス比較器４４ｂは、９ビットの列アドレスを比較す
る。判定回路４４ｃは、低レベルの比較結果信号RCOM
P、CCOMPを受けたとき、高レベルの一致信号AGRを出力
する。すなわち、読み出し動作において、外部から供給
されたアドレス信号ADが、アドレスレジスタ３８に保持
されている書き込み保持アドレスWRADと同一の場合、一
致信号AGRが活性化される。
【００３１】図３は、上述したSDRAMにおいて、読み出
し動作の間に書き込み動作を実行する例を示している。
この例では、読み出しレイテンシおよび書き込みレイテ
ンシは、ともに“２”にされている。まず、読み出しコ
マンドRD0が供給され、メモリコア部６が動作し、読み
出しデータQ0、Q1がビット線BL、/BLに出力される（図
３(a)）。なお、コマンド信号CMDの末尾の数字・アルフ
ァベットは、アドレスを示している。次に、コラムイネ
ーブル信号CLEおよびリードイネーブル信号RDEが活性化
され、ビット線BL、/BLのデータが、読み出しデータ信
号RDB（Q0）として出力される（図３(b)）。この後、セ
ンスバッファイネーブル信号SBEが活性化され、メモリ
セルMCから読み出されたデータは、読み出しデータ信号
RCD（Q00、Q01）として伝達される（図３(c)）。読み出
しデータ信号RCDBは、直列変換され、データ信号DQとし
て順次に出力される（図３(d)）。
し動作の間に書き込み動作を実行する例を示している。
この例では、読み出しレイテンシおよび書き込みレイテ
ンシは、ともに“２”にされている。まず、読み出しコ
マンドRD0が供給され、メモリコア部６が動作し、読み
出しデータQ0、Q1がビット線BL、/BLに出力される（図
３(a)）。なお、コマンド信号CMDの末尾の数字・アルフ
ァベットは、アドレスを示している。次に、コラムイネ
ーブル信号CLEおよびリードイネーブル信号RDEが活性化
され、ビット線BL、/BLのデータが、読み出しデータ信
号RDB（Q0）として出力される（図３(b)）。この後、セ
ンスバッファイネーブル信号SBEが活性化され、メモリ
セルMCから読み出されたデータは、読み出しデータ信号
RCD（Q00、Q01）として伝達される（図３(c)）。読み出
しデータ信号RCDBは、直列変換され、データ信号DQとし
て順次に出力される（図３(d)）。
【００３２】上述と同様に、次の読み出しコマンドRD1
が供給され、読み出し動作が実行される（図３(e)）。
読み出しコマンドRD1の受け付けから２クロック後に、
書き込みコマンドWRBが供給される（図３(f)）。このと
き、ライトアンプ４６は、書き込みデータDA0、DA1を保
持し、アドレスレジスタ３８は、書き込みアドレスAD-A
を保持している（図３(g)）。制御回路２８は、データ
無効信号DINVを非活性化し、ライトアンプ４６およびア
ドレスレジスタ３８に有効なデータが保持されているこ
とをライトアンプ４６に伝達する。また、コラムイネー
ブル信号CLEおよびライトイネーブル信号WREが活性化さ
れ、書き込みアドレスAD-Aに対応するメモリセルMCに、
ライトアンプ４６に保持されている書き込みデータDA
0、DA1が書き込まれる（図３(h)）。
が供給され、読み出し動作が実行される（図３(e)）。
読み出しコマンドRD1の受け付けから２クロック後に、
書き込みコマンドWRBが供給される（図３(f)）。このと
き、ライトアンプ４６は、書き込みデータDA0、DA1を保
持し、アドレスレジスタ３８は、書き込みアドレスAD-A
を保持している（図３(g)）。制御回路２８は、データ
無効信号DINVを非活性化し、ライトアンプ４６およびア
ドレスレジスタ３８に有効なデータが保持されているこ
とをライトアンプ４６に伝達する。また、コラムイネー
ブル信号CLEおよびライトイネーブル信号WREが活性化さ
れ、書き込みアドレスAD-Aに対応するメモリセルMCに、
ライトアンプ４６に保持されている書き込みデータDA
0、DA1が書き込まれる（図３(h)）。
【００３３】書き込みコマンドWRBの受け付けから２ク
ロック後に、このコマンドに対応する書き込みデータDB
0、DB1が供給される（図３(i)）。供給された書き込み
データDB0、DB1は、並列変換された後、ライトデータラ
ッチ信号WRDLに同期してライトアンプ４６に取り込まれ
る。同時に、遅延回路３６により遅延された書き込みア
ドレスAD-Bがアドレスレジスタに取り込まれる（図３
(j)）。
ロック後に、このコマンドに対応する書き込みデータDB
0、DB1が供給される（図３(i)）。供給された書き込み
データDB0、DB1は、並列変換された後、ライトデータラ
ッチ信号WRDLに同期してライトアンプ４６に取り込まれ
る。同時に、遅延回路３６により遅延された書き込みア
ドレスAD-Bがアドレスレジスタに取り込まれる（図３
(j)）。
【００３４】次に、読み出しコマンドRD2、RD3が供給さ
れ、読み出し動作が実行される（図３(k)）。さらに、
読み出しコマンドRDBが供給される（図３(l)）。この読
み出しコマンドRDBは、前回の書き込みコマンドWRBとア
ドレスが同一である。読み出しコマンドRDBとともに供
給されたアドレス信号（IAD2）は、アドレスレジスタ３
８に保持されているアドレス信号（IWAD）と同一であ
る。このため、アドレス比較部４４は、一致信号AGRを
活性化する（図３(m)）。データ選択部５０は、高レベ
ルの一致信号AGRを受け、ライトアンプ４６に保持され
ている書き込みデータ（DB0、DB1）を読み出しデータ信
号RCDBとして出力する（図３(n)）。すなわち、書き込
み動作がチップ内部でまだ実行されていないアドレスに
対応する読み出し動作が実行された場合、メモリセルMC
に保持されているデータではなく、ライトアンプ４６に
保持されているデータが読み出される。
れ、読み出し動作が実行される（図３(k)）。さらに、
読み出しコマンドRDBが供給される（図３(l)）。この読
み出しコマンドRDBは、前回の書き込みコマンドWRBとア
ドレスが同一である。読み出しコマンドRDBとともに供
給されたアドレス信号（IAD2）は、アドレスレジスタ３
８に保持されているアドレス信号（IWAD）と同一であ
る。このため、アドレス比較部４４は、一致信号AGRを
活性化する（図３(m)）。データ選択部５０は、高レベ
ルの一致信号AGRを受け、ライトアンプ４６に保持され
ている書き込みデータ（DB0、DB1）を読み出しデータ信
号RCDBとして出力する（図３(n)）。すなわち、書き込
み動作がチップ内部でまだ実行されていないアドレスに
対応する読み出し動作が実行された場合、メモリセルMC
に保持されているデータではなく、ライトアンプ４６に
保持されているデータが読み出される。
【００３５】この後、上述と同様にして、書き込みコマ
ンドWRCが供給され、ライトアンプ４６に保持されてい
る書き込みデータ（DB0、DB1）が、メモリセルMCに書き
込まれる（図３(o)）。さらに、書き込みコマンドWRCに
対応する書き込みデータDC0、DC1が供給され、読み出し
コマンドRD5、RD6が順次に供給される。以上、本発明の
半導体集積回路では、読み出しアドレスとアドレスレジ
スタ３８に保持された書き込みアドレスとを、行アドレ
スと列アドレスとに分けてそれぞれ比較した。このた
め、アドレス比較器４４ａ、４４ｂの回路規模を小さく
でき、アドレスの比較を高速に実行できる。この結果、
ディレイドライト機能を有するSDRAMにおいて、読み出
し動作を高速に実行できる。
ンドWRCが供給され、ライトアンプ４６に保持されてい
る書き込みデータ（DB0、DB1）が、メモリセルMCに書き
込まれる（図３(o)）。さらに、書き込みコマンドWRCに
対応する書き込みデータDC0、DC1が供給され、読み出し
コマンドRD5、RD6が順次に供給される。以上、本発明の
半導体集積回路では、読み出しアドレスとアドレスレジ
スタ３８に保持された書き込みアドレスとを、行アドレ
スと列アドレスとに分けてそれぞれ比較した。このた
め、アドレス比較器４４ａ、４４ｂの回路規模を小さく
でき、アドレスの比較を高速に実行できる。この結果、
ディレイドライト機能を有するSDRAMにおいて、読み出
し動作を高速に実行できる。
【００３６】図４は、本発明の半導体集積回路の第２の
実施形態を示している。この実施形態は、請求項３およ
び請求項４に対応している。第１の実施形態で説明した
回路・信号と同一の回路・信号については、同一の符号
を付し、これ等については、詳細な説明を省略する。こ
の実施形態のSDRAMは、アドレスマルチプレクス方式を
採用している。このため、行アドレスおよび列アドレス
を受けるアドレス端子の一部は、共通化されており、ア
ドレス信号ADは、行アドレス、列アドレスの順に供給さ
れる。また、このSDRAMは、アドレス比較部６０が第１
の実施形態と相違している。その他の構成は、第１の実
施形態と同一である。
実施形態を示している。この実施形態は、請求項３およ
び請求項４に対応している。第１の実施形態で説明した
回路・信号と同一の回路・信号については、同一の符号
を付し、これ等については、詳細な説明を省略する。こ
の実施形態のSDRAMは、アドレスマルチプレクス方式を
採用している。このため、行アドレスおよび列アドレス
を受けるアドレス端子の一部は、共通化されており、ア
ドレス信号ADは、行アドレス、列アドレスの順に供給さ
れる。また、このSDRAMは、アドレス比較部６０が第１
の実施形態と相違している。その他の構成は、第１の実
施形態と同一である。
【００３７】アドレス比較部６０は、２つのアドレス比
較器６０ａ、６０ｂを有している。アドレス比較器６０
ａは、EOR回路等で形成されている。アドレス比較器６
０ｂは、比較結果信号FCOMPで制御されたEOR回路等で形
成されている。アドレス比較器６０ａは、内部アドレス
信号IAD2のうち行アドレスと、アドレスレジスタ３８か
ら供給される行アドレスとを比較し、両アドレスが一致
したときに低レベルの比較結果信号RCOMPを出力する。
アドレス比較器６０ｂは、低レベルの比較結果信号RCOM
Pを受けて活性化され、内部アドレス信号IAD2のうち列
アドレスと、アドレスレジスタ３８から供給される列ア
ドレスとを比較し、両アドレスが一致したときに高レベ
ルの一致信号AGRを出力する。
較器６０ａ、６０ｂを有している。アドレス比較器６０
ａは、EOR回路等で形成されている。アドレス比較器６
０ｂは、比較結果信号FCOMPで制御されたEOR回路等で形
成されている。アドレス比較器６０ａは、内部アドレス
信号IAD2のうち行アドレスと、アドレスレジスタ３８か
ら供給される行アドレスとを比較し、両アドレスが一致
したときに低レベルの比較結果信号RCOMPを出力する。
アドレス比較器６０ｂは、低レベルの比較結果信号RCOM
Pを受けて活性化され、内部アドレス信号IAD2のうち列
アドレスと、アドレスレジスタ３８から供給される列ア
ドレスとを比較し、両アドレスが一致したときに高レベ
ルの一致信号AGRを出力する。
【００３８】すなわち、この実施形態では、まず、最初
に供給される行アドレスに対応してアドレス比較器６０
ａが動作し、次供給されるに列アドレスに対応して、ア
ドレス比較器６０ｂが動作する。アドレス比較器６０ａ
が比較結果信号RCOMPを出力しない場合、アドレス比較
器６０ｂは動作しないため、消費電力が低減される。ま
た、列アドレスが供給される前に、行アドレスが比較さ
れるため、読み出しアドレスとアドレスレジスタ３８に
保持されている書き込みアドレスが高速に比較される。
読み出し動作におけるアクセス時間は、行アドレスの供
給タイミングにより決まる。したがって、行アドレスを
予め比較することは、読み出し動作を高速に実行するた
めに重要である。
に供給される行アドレスに対応してアドレス比較器６０
ａが動作し、次供給されるに列アドレスに対応して、ア
ドレス比較器６０ｂが動作する。アドレス比較器６０ａ
が比較結果信号RCOMPを出力しない場合、アドレス比較
器６０ｂは動作しないため、消費電力が低減される。ま
た、列アドレスが供給される前に、行アドレスが比較さ
れるため、読み出しアドレスとアドレスレジスタ３８に
保持されている書き込みアドレスが高速に比較される。
読み出し動作におけるアクセス時間は、行アドレスの供
給タイミングにより決まる。したがって、行アドレスを
予め比較することは、読み出し動作を高速に実行するた
めに重要である。
【００３９】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、消費電力を低減できる。また、読み出
し動作を高速に実行できる。なお、上述した第１の実施
形態では、本発明を、行アドレスと列アドレスとが同時
に供給されるSDRAMに適用した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、行アドレスと列アドレスとが同一のアドレス端子を
使用して供給されるアドレスマルチプレクス方式のSDRA
Mに適用してもよい。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、消費電力を低減できる。また、読み出
し動作を高速に実行できる。なお、上述した第１の実施
形態では、本発明を、行アドレスと列アドレスとが同時
に供給されるSDRAMに適用した例について述べた。本発
明はかかる実施形態に限定されるものではない。例え
ば、行アドレスと列アドレスとが同一のアドレス端子を
使用して供給されるアドレスマルチプレクス方式のSDRA
Mに適用してもよい。
【００４０】上述した第１の実施形態では、行アドレス
および列アドレスを、２つのアドレス比較器４４ａ、４
４ｂで比較した例について述べた。本発明はかかる実施
形態に限定されるものではない。アドレスのビット数が
多い場合、行アドレスおよび列アドレスを分割し、４つ
のアドレス比較器で比較してもよい。
および列アドレスを、２つのアドレス比較器４４ａ、４
４ｂで比較した例について述べた。本発明はかかる実施
形態に限定されるものではない。アドレスのビット数が
多い場合、行アドレスおよび列アドレスを分割し、４つ
のアドレス比較器で比較してもよい。
【００４１】上述した第１の実施形態では、読み出しレ
イテンシと書き込みレイテンシをともに“２”にした例
について述べた。各レイテンシは、“２”以外でもよ
く、読み出しレイテンシと書き込みレイテンシを別の値
にしてもよい。上述した第１の実施形態では、本発明を
DDR SDRAMに適用した例について述べたが、例えば、ク
ロック信号の立ち上がりエッジに同期してデータを入出
力するSDR SDRAM（Single Data Rate SDRAM）に適用し
てもよい。
イテンシと書き込みレイテンシをともに“２”にした例
について述べた。各レイテンシは、“２”以外でもよ
く、読み出しレイテンシと書き込みレイテンシを別の値
にしてもよい。上述した第１の実施形態では、本発明を
DDR SDRAMに適用した例について述べたが、例えば、ク
ロック信号の立ち上がりエッジに同期してデータを入出
力するSDR SDRAM（Single Data Rate SDRAM）に適用し
てもよい。
【００４２】上述した実施形態では、本発明をSDRAMに
適用した例について述べた。しかしながら、本発明はか
かる実施形態に限定されるものではない。例えば、本発
明をFCRAM(Fast Cycle RAM）等の他のメモリLSIに適用
してもよい。あるいは、DRAMのメモリコアを内蔵したシ
ステムLSIに適用してもよい。以上、本発明について詳
細に説明してきたが、上記の実施形態およびその変形例
は発明の一例に過ぎず、本発明はこれに限定されるもの
ではない。本発明を逸脱しない範囲で変形可能であるこ
とは明らかである。
適用した例について述べた。しかしながら、本発明はか
かる実施形態に限定されるものではない。例えば、本発
明をFCRAM(Fast Cycle RAM）等の他のメモリLSIに適用
してもよい。あるいは、DRAMのメモリコアを内蔵したシ
ステムLSIに適用してもよい。以上、本発明について詳
細に説明してきたが、上記の実施形態およびその変形例
は発明の一例に過ぎず、本発明はこれに限定されるもの
ではない。本発明を逸脱しない範囲で変形可能であるこ
とは明らかである。
【００４３】
【発明の効果】請求項１および請求項２の半導体集積回
路では、アドレス比較部の回路規模を小さくできる。ま
た、アドレス比較を高速に実行でき、読み出し動作を高
速に実行できる。請求項３の半導体集積回路では、消費
電力を低減できる。
路では、アドレス比較部の回路規模を小さくできる。ま
た、アドレス比較を高速に実行でき、読み出し動作を高
速に実行できる。請求項３の半導体集積回路では、消費
電力を低減できる。
【００４４】請求項４の半導体集積回路では、列アドレ
スが供給される前に、行アドレスの比較が可能になり、
アドレス比較を高速に実行できる。この結果、読み出し
動作を高速に実行できる。
スが供給される前に、行アドレスの比較が可能になり、
アドレス比較を高速に実行できる。この結果、読み出し
動作を高速に実行できる。
【図１】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【図２】図１のアドレスレジスタおよびアドレス比較部
の詳細を示すブロック図である。
の詳細を示すブロック図である。
【図３】第１の実施形態のSDRAMの動作を示すタイミン
グ図である。
グ図である。
【図４】本発明の半導体集積回路の第２の実施形態の要
部を示すブロック図である。
部を示すブロック図である。
【図５】従来のディレイドライト機能を有するSDRAMに
おける動作を示すタイミング図である。
おける動作を示すタイミング図である。
２ 入出力制御部 ４ コア制御部 ６ メモリコア部 ８ クロックバッファ １０ コマンドデコーダ １２ アドレスバッファ １４ マスクバッファ/ラッチ １６ 入出力バッファ/レジスタ １８、２０ 直列並列変換器 ２２ 並列直列変換器 ２４ 読み出しラッチ ２６ 書き込みラッチ ２８ 制御回路 ３０ シフトレジスタ ３２ 発振回路 ３４ リフレッシュアドレスカウンタ ３６ 遅延回路 ３８ アドレスレジスタ ３８ａ 行レジスタ ３８ｂ 列レジスタ ４０、４２ スイッチ回路 ４４ アドレス比較部 ４４ａ、４４ｂ アドレス比較器 ４４ｃ 判定回路 ４６ ライトアンプ ４８ センスバッファ ５０ データ選択部 ５２ メモリセル部 ５４ ロウデコーダ ５６ センスアンプ/ライトスイッチ ５８ コラムデコーダ ６０ アドレス比較部 ６０ａ、６０ｂ アドレス比較器 AD アドレス信号 AGR 一致信号 BL、/BL ビット線 CLE コラムイネーブル信号 CLK クロック信号 CMD コマンド信号 CNT カウント信号 DIN 入力データ信号 DINV データ無効信号 DM データマスク信号 DOUT 出力データ信号 DQ データ信号 MC メモリセル ENA イネーブル信号 IAD、IAD2 内部アドレス信号 ICLK 内部クロック信号 ICMD 内部コマンド信号 IWAD 内部書き込みアドレス信号 LRD ラッチ読み出し信号 LWR ラッチ書き込み信号 MASK 内部マスク信号 RCDB 読み出しデータ信号 RCOMP、CCOMP 比較結果信号 RDATA 読み出しデータ RDB 読み出しデータ信号 RDE リードイネーブル信号 RE 行イネーブル信号 REFAD リフレッシュアドレス信号 REG レジスタ制御信号 SBE センスバッファイネーブル信号 SELAD 選択アドレス信号 SW1、SW2 スイッチ制御信号 WCDB 書き込みデータ信号 WDB 書き込みデータ信号 WL ワード線 WRAD 書き込み保持アドレス WRDL ライトデータラッチ信号 WRE ライトイネーブル信号
Claims (4)
- 【請求項１】 メモリセルと、 書き込みコマンドに対応して供給される書き込みアドレ
スを書き込み保持アドレスとして保持するアドレス保持
部と、 前記書き込みコマンドに対応して供給される書き込みデ
ータを、書き込み保持データとして保持するとともに、
次の書き込みコマンドを受けたときに、該書き込み保持
データを、前記書き込み保持アドレスに対応する前記メ
モリセルに書き込むデータ保持部と、 読み出しコマンドに対応して供給される読み出しアドレ
スと、前記書き込み保持アドレスとを、複数ビットずつ
比較する複数のアドレス比較器を有するアドレス比較部
と、 前記アドレス比較部の比較結果に応じて、前記書き込み
保持データまたは前記メモリセルからの読み出しデータ
のいずれかを出力するデータ選択部とを備えることを特
徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記アドレス比較部は、行アドレスおよび列アドレスに
それぞれ対応する前記アドレス比較器を備えることを特
徴とする半導体集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 所定の前記アドレス比較器は、別の前記アドレス比較器
による比較が一致したことを受けて動作することを特徴
とする半導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、 行アドレスおよび列アドレスにそれぞれ対応する前記ア
ドレス比較器を備え、 前記行アドレスおよび前記列アドレスの一部は、同一の
アドレス端子から順次に供給され、 前記列アドレスに対応する前記アドレス比較器は、行ア
ドレスに対応する前記アドレス比較器の比較結果を受け
て動作することを特徴とする半導体集積回路。
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- 2001-03-26 KR KR1020010015567A patent/KR100649060B1/ko not_active IP Right Cessation
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