JP2001148191A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来、ディレイドライト方式を適用した半導
体記憶装置は、書き込み用のデータを保持するレジスタ
が必要となるため、チップ面積の増大およびコストアッ
プ等の課題があった。 【解決手段】 読み出し用データ線ＷＤＢ，／ＷＤＢお
よび書き込み用データ線を有する半導体記憶装置であっ
て、データを前記書き込み用データ線に保持するデータ
保持手段６４と、該書き込み用データ線に保持している
データをメモリセルに書き込むデータ書き込み手段６３
とを具備するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、遅延書き込み（ディレイドライト：Delayed
Write または Late Write と呼ばれる）方式を適用した
半導体記憶装置に関する。近年、コンピュータやその他
の情報処理機器を構成する部品の性能は大きく向上して
おり、例えば、ＳＤＲＡＭ（Synchronous Dynamic Rand
om Access Memory）等の半導体記憶装置には、動作の高
速化およびデータ転送レートの向上が求められている。
データ転送レートを向上させるためには、バスの使用効
率を上げることが重要であるが、その１つの手法として
ディレイドライト（Delayed Write:遅延書き込み) 方式
が提案されている。しかしながら、ディレイドライトを
適用した半導体記憶装置は、書き込み用のデータを保持
するレジスタが必要となるため、データ量の増大に伴っ
てチップ面積の増大およびコストアップ等の要因となっ
ている。そこで、書き込み用のデータを保持するための
レジスタを新たに設けることなく、データ転送レートを
向上させた半導体記憶装置の提供が要望されている。

【０００２】

【従来の技術】図１および図２は従来の半導体記憶装置
の一構成例を示すブロック図であり、ＳＤＲＡＭの一例
を概略的に示すものである。図１および図２において、
参照符号１１１は入力バッファ、１１２はコマンドデコ
ーダ、１１３はアドレスバッファ、１１４は入力バッフ
ァ・ラッチ、１１５はデータＩ／Ｏバッファ・レジス
タ、１１６はコマンドラッチ、１１７および１１８はシ
リパラ変換器（シリアル−パラレル変換器）、１１９は
パラシリ変換器（パラレル−シリアル変換器）、１２０
はシフトレジスタ、そして、１２１は制御回路を示して
いる。さらに、参照符号１２２はオシレータ（ＯＳ
Ｃ）、１２３リフレッシュアドレスカウンタ、１２４は
スイッチ、１２５はデータマスク回路、１２６はライト
アンプ、１２７はセンスバッファ、１２８はアドレスレ
ジスタ、そして、１２９はデータレジスタを示してい
る。

【０００３】入力バッファ１１１は、外部から供給され
るクロックＣＬＫをバッファリングして各回路へ供給す
るものであり、また、コマンドデコーダ１１２は、外部
からのコマンドをデコードし、コマンドラッチ１１６お
よびシフトレジスタ１２０を介して制御回路１２１、入
力バッファ・ラッチ１１４およびデータＩ／Ｏバッファ
・レジスタ１１５へデコードされたコマンドを供給す
る。なお、シフトレジスタ１２０は、例えば、書き込み
レイテンシ（Write Latency)が２以上の場合（書き込み
レイテンシ≧２：例えば、後述する図４の場合）には必
要であるが、書き込みレイテンシが０，１の場合（書き
込みレイテンシ＝０，１）には不要である。

【０００４】制御回路１２１は、デコードされた読み出
しおよび書き込みコマンド（READ,WRITE)に応じてメモ
リコア部の各メモリブロック１０３にイネーブル信号を
供給して制御する。各メモリブロック１０３は、ロウア
ドレスに応じてメモリセル（メモリセルアレイ）１３２
のワード線（ＷＬ）を制御するロウデコーダ１３１、コ
ラムアドレスに応じてコラム（ビット線ＢＬ，／ＢＬ）
を制御するコラムデコーダ１３３、および、読み出しお
よび書き込み制御を行うセンスアンプ・ライトスイッチ
１３４を備え、それぞれ制御回路１２１からのロウイネ
ーブル、コラムイネーブル、および、リードイネーブル
並びにライトイネーブルの各イネーブル信号により制御
され、メモリセル１３２に対する読み出しおよび書き込
み処理が行われる。

【０００５】制御回路１２１の出力（リフレッシュ制御
信号）は、リフレッシュアドレスカウンタ１２３および
アドレス切り換えスイッチ１２４へ供給され、アドレス
バッファを介して供給される外部アドレスとリフレッシ
ュ動作時の内部アドレス（オシレータ１２２を用いて生
成されるリフレッシュアドレス）とを切り換えて通常動
作（読み出しおよび書き込み動作）およびリフレッシュ
動作の制御を行うようになっている。ここで、書き込み
データは、ライトアンプ１２６を介してメモリコア部
（メモリブロック１０３）へ入力され、また、読み出し
データは、メモリコア部からセンスバッファ１２７を介
して出力される。

【０００６】データＩ／Ｏバッファ・レジスタ１１５
は、外部から供給される書き込みデータおよびメモリセ
ル１３２からの読み出しデータの入出力処理を行うもの
であり、書き込み時には、データのシリアル−パラレル
変換を行うシリパラ変換器１１８を介して、書き込みデ
ータＤＱ０〜ＤＱｎをライトアンプ１２６へ供給する。
また、読み出し時には、データのパラレル−シリアル変
換を行うパラシリ変換器１１９を介して、センスバッフ
ァ１２７からの読み出しデータがデータＩ／Ｏバッファ
・レジスタ１１５に入力され、その読み出しデータが外
部（外部データバス）へ出力される。ここで、マスク信
号用のデータＤＭは、例えば、書き込み用データＤＱ０
〜ＤＱｎと共に外部から供給され、入力バッファ・ラッ
チ１１４およびシリパラ変換器１１７を介してマスク信
号ＭＡＳＫとしてデータマスク回路１２５へ供給され
る。これにより、対応する書き込みデータのマスク制御
が行われる。なお、マスク信号ＭＡＳＫは、例えば、書
き込みコマンド信号の一部としてアドレスコード等の手
段により外部から与えられる場合もある。

【０００７】ここで、後述する図５のように、例えば、
ディレイドライト方式を適用する場合には、図１および
図２の半導体記憶装置においては、書き込みアドレスを
保持するアドレスレ１２８および書き込み用のデータを
保持するデータレジスタ１２９が必要になる。図３〜図
５は従来の半導体記憶装置の動作を説明するためのタイ
ミング図であり、図３は読み出しレイテンシ＝２で書き
込みレイテンシ＝０の一般的なＳＤＲＡＭの動作を示
し、図４は読み出しレイテンシ＝書き込みレイテンシ＝
２のＳＤＲＡＭの動作を示し、図５はディレイドライト
方式を適用したＳＤＲＡＭの動作を示している。

【０００８】図３に示されるように、一般的なＳＤＲＡ
Ｍは、例えば、読み出しレイテンシ＝２、書き込みレイ
テンシ＝０であるが、外部からの読み出しコマンド（Ｃ
ＯＭＭＡＮＤ）であるＲＥＡＤ０およびＲＥＡＤ１が入
力されると、それから２クロック後に読み出しデータＱ
００，Ｑ０１およびＱ１０，Ｑ１１が出力される。ここ
で、読み出しデータＱ００，Ｑ０１は読み出しコマンド
ＲＥＡＤ０に対応し、また、読み出しデータＱ１０，Ｑ
１１は読み出しコマンドＲＥＡＤ１に対応する。そし
て、読み出し処理（ＲＥＡＤ０，ＲＥＡＤ１）の後に、
書き込み処理（ＷＲＩＴＥ Ａ）を行う場合、書き込み
レイテンシ＝０なので、書き込みコマンド（ＷＲＩＴＥ
Ａ）と同時に書き込み用のデータＤＡ０，ＤＡ１が供
給される。

【０００９】この図３に示すような一般的なＳＤＲＡＭ
においては、読み出しコマンドＲＥＡＤ０，ＲＥＡＤ１
により読み出されたデータＱ００，Ｑ０１；Ｑ１０，Ｑ
１１が出力された後に、外部から書き込み用のデータＤ
Ａ０，ＤＡ１が与えられるために、直前の読み出しコマ
ンドＲＥＡＤ１を入力してから時間ＷＴ１だけ経過した
後でないと書き込みコマンドＷＲＩＴＥ Ａを入力する
ことができず、この時間ＷＴ１が無駄な時間となってデ
ータの転送レート（データバスの使用効率）が低下する
とになる。なお、書き込みコマンドＷＲＩＴＥ Ａによ
りデータＤＡ０，ＤＡ１が実際にメモリセルに書き込ま
れるのは、例えば、コマンドＷＲＩＴＥＡから２クロッ
ク後になる。

【００１０】図４に示されるように、読み出しレイテン
シ＝書き込みレイテンシ＝２のＳＤＲＡＭでは、書き込
みコマンドＷＲＩＴＥ Ａを入力してから２クロック後
に対応する書き込み用のデータＤＡ０，ＤＡ１を供給す
ればよいため、すなわち、書き込み用のデータＤＡ０か
ら２クロック前に書き込みコマンドＷＲＩＴＥ Ａを入
力することができるために、直前の読み出しコマンドＲ
ＥＡＤ１と書き込みコマンドＷＲＩＴＥ Ａとの間の時
間ＷＴ２を、図３のＳＤＲＡＭ（時間ＷＴ１）よりも大
幅に短縮することができる。これは、例えば、書き込み
コマンドが連続するような場合にはデータの転送レート
（データバスの使用効率）を向上させることができる
が、図４に示すように、書き込みコマンドＷＲＩＴＥ
Ａの直後に、再び読み出しコマンドＲＥＡＤ２が入力す
る場合には、書き込みコマンドＷＲＩＴＥ Ａによりデ
ータＤＡ０，ＤＡ１が取り込まれるのは図３の一般的な
ＳＤＲＡＭと同じタイミングとなり、従って、次の読み
出しコマンドＲＥＡＤ２により読み出したデータ（Ｑ２
０，Ｑ２１）を出力するのも図３のＳＤＲＡＭと同じタ
イミングとなって、データの転送レートの向上は望めな
い。

【００１１】ここで、図４のＳＤＲＡＭように、書き込
みレイテンシ＝２の場合には、書き込みコマンド（ＷＲ
ＩＴＥ）を１クロック分シフトさせるシフトレジスタ
（１２０）が必要なのは前述した通りである。なお、図
４のように、読み出しレイテンシ＝書き込みレイテンシ
＝２の場合もディレイドライト（Delayed Write, Latew
rite)と呼ぶこともあるが、この場合には、後述の図５
に示すＳＤＲＡＭのように、レジスタ（アドレスレジス
タ１２８およびデータレジスタ１２９）を設ける必要は
無いものの、条件（例えば、読み出し処理と書き込み処
理を交互に行うような場合）によっては、データの転送
レートを向上させることはできない。

【００１２】図５に示されるように、ディレイドライト
方式を適用したＳＤＲＡＭは、上述した図４と同様に、
直前の読み出しコマンドＲＥＡＤ１と書き込みコマンド
ＷＲＩＴＥ Ａとの間を時間ＷＴ２とすることができ
る。このディレイドライト方式を適用したＳＤＲＡＭ
は、書き込みコマンドＷＲＩＴＥ Ａに対応する書き込
み用のデータＤＡ０，ＤＡ１を次の書き込みコマンド
（ＷＲＩＴＥ Ｂ）が入力するタイミングで書き込むも
のであり、従って、次の書き込みコマンド（ＷＲＩＴＥ
Ｂ）が入力するまで、前の書き込みコマンドＷＲＩＴ
Ｅ Ａの書き込みデータＤＡ０，ＤＡ１をレジスタ（デ
ータレジスタ１２９）に保持すると共に、その書き込み
アドレスもレジスタ（アドレスレジスタ１２８）に保持
しておく必要がある。

【００１３】すなわち、ディレイドライト方式を適用し
たＳＤＲＡＭは、そのＳＤＲＡＭ内に書き込み用のデー
タとそれに対応するアドレスを保持（記憶）するレジス
タ（１２９，１２８）を備え、書き込みコマンド（ＷＲ
ＩＴＥ Ａ）が入力されたら、書き込みデータ（ＤＡ
０，ＤＡ１）とアドレスを一時的に記憶しておき、読み
出しコマンドが途切れた場合や次ぎの書き込みコマンド
（ＷＲＩＴＥ Ｂ）が入力された場合に、各レジスタか
ら書き込みデータ（ＤＡ０，ＤＡ１）とそのアドレスを
取り出して書き込み処理を行うものである。これによ
り、書き込みコマンド（ＷＲＩＴＥ Ａ）の直後に読み
出しコマンド（ＲＥＡＤ２）を入力することが可能とな
り、データバスの使用効率を大幅に向上させることがで
きる。

【００１４】

【発明が解決しようとする課題】上述したように、図５
に示すようなディレイドライト方式を適用した半導体記
憶装置（ＳＤＲＡＭ）は、データの転送レート（データ
バスの使用効率）を向上させることができて有効なもの
であるが、書き込みデータを保持するデータレジスタ
（１２９）、および、この書き込みデータのアドレスを
保持するアドレスレジスタ（１２８）を設ける必要があ
る。

【００１５】ところで、近年の半導体記憶装置は、デー
タ転送レートの上昇に伴ってデータバス幅が増大し（例
えば、６４ビット等）、また、ＤＤＲ（Double Data La
te）方式のような連続的にシリアルにデータを入力し、
内部でパラレルデータに変換して一度に書き込むといっ
た一度の書き込み動作におけるデータ量は益々大きくな
る一方である。そのため、上記のディレイドライト方式
を適用した場合に必要となるレジスタ（特に、書き込み
用のデータを一時的に保持しておくためのデータレジス
タ１２９）を設けることは、チップ面積の増大につなが
るだけでなく、コストアップの要因にもなる。

【００１６】なお、上述した問題は、ＳＤＲＡＭやＤＤ
Ｒ方式のＤＲＡＭに限定されるものではなく、例えば、
ダイレクトラムバスＤＲＡＭ（Direct Rambus DRAM) や
ＤＲＡＭ以外のＳＲＡＭ（Static Random Access Memor
y)等の様々な半導体記憶装置における問題でもある。本
発明は、上述した従来の半導体記憶装置が有する課題に
鑑み、書き込み用のデータを保持するためのレジスタを
新たに設けることなく、データ転送レートを向上させた
半導体記憶装置の提供を目的とする。

【００１７】

【課題を解決するための手段】本発明の第１の形態によ
れば、読み出し用データ線および書き込み用データ線を
有する半導体記憶装置であって、データを前記書き込み
用データ線に保持するデータ保持手段と、該書き込み用
データ線に保持しているデータをメモリセルに書き込む
データ書き込み手段とを具備することを特徴とする半導
体記憶装置が提供される。

【００１８】本発明の第２の形態によれば、読み出し用
データ線および書き込み用データ線を有する半導体記憶
装置であって、書き込みデータに対応して入力されるア
ドレス情報を保持するアドレス情報保持手段と、該アド
レス情報保持手段に保持しているアドレスにアクセスが
あった場合には、当該アドレスに対応したメモリセルに
対して書き込み用データ線に保持されたデータを書き込
むことを特徴とする半導体記憶装置が提供される。 ［備 考］ １．読み出し用データ線および書き込み用データ線を有
する半導体記憶装置であって、データを前記書き込み用
データ線に保持するデータ保持手段と、該書き込み用デ
ータ線に保持しているデータをメモリセルに書き込むデ
ータ書き込み手段とを具備することを特徴とする半導体
記憶装置。

【００１９】２．項目１に記載の半導体記憶装置におい
て、該半導体記憶装置は、前記読み出し用データ線に接
続され前記メモリセルからデータを読み出すセンスアン
プ部と、前記書き込み用データ線に接続され該メモリセ
ルにデータを書き込むライトスイッチ部とを有するセン
スアンプ・ライトスイッチを備えていることを特徴とす
る半導体記憶装置。

【００２０】３．項目２に記載の半導体記憶装置におい
て、前記センスアンプ・ライトスイッチはメモリコア部
に設けられ、前記読み出し用データ線および前記書き込
み用データ線は該メモリコア部において分離されている
ことを特徴とする半導体記憶装置。 ４．項目２に記載の半導体記憶装置において、該半導体
記憶装置は、前記書き込み用データ線を駆動するライト
アンプを備え、該ライトアンプは、該書き込み用データ
線に書き込みデータを出力しそれを保持することを特徴
とする半導体記憶装置。

【００２１】５．項目１に記載の半導体記憶装置におい
て、該半導体記憶装置は、前記書き込みデータの有効／
無効を表すマスク情報を受け取りそれを保持するマスク
情報保持手段を備えることを特徴とする半導体記憶装
置。 ６．項目５に記載の半導体記憶装置において、前記マス
ク情報は、前記書き込みデータと共に入力されることを
特徴とする半導体記憶装置。

【００２２】７．項目５に記載の半導体記憶装置におい
て、前記マスク情報保持手段は、前記書き込み用データ
線を駆動するライトアンプに設けられていることを特徴
とする半導体記憶装置。 ８．項目５に記載の半導体記憶装置において、該半導体
記憶装置は、前記書き込みデータを無効とする際に前記
書き込み用データ線を開放状態に制御する開放制御手段
を備えていることを特徴とする半導体記憶装置。

【００２３】９．項目５に記載の半導体記憶装置におい
て、前記書き込み用データ線は相補の信号線であり、該
半導体記憶装置は、前記書き込みデータを無効とする際
に該相補の書き込み用データ線を同一電位に制御する同
一電位制御手段を備えていることを特徴とする半導体記
憶装置。 １０．項目５に記載の半導体記憶装置において、前記マ
スク情報保持手段に保持されたマスク情報は、前記セン
スアンプ・ライトスイッチに供給され、該マスク情報に
基づいたメモリセルに対する書き込み制御が行われるこ
とを特徴とする半導体記憶装置。

【００２４】１１．項目５に記載の半導体記憶装置にお
いて、前記マスク情報保持手段に保持されたマスク情報
は、前記メモリコア部に設けられたデコーダに供給さ
れ、該マスク情報に基づいたメモリセルに対する書き込
み制御が行われることを特徴とする半導体記憶装置。 １２．項目１１に記載の半導体記憶装置において、前記
マスク情報に基づいて書き込み制御が行われるデコーダ
は、コラムデコーダであることを特徴とする半導体記憶
装置。

【００２５】１３．項目５に記載の半導体記憶装置にお
いて、前記書き込み用データ線に書き込みデータを出力
しそれを保持するライトアンプは、前記マスク情報およ
びデータ無効信号により当該ライトアンプが保持する書
き込みデータの有効／無効を制御することを特徴とする
半導体記憶装置。 １４．項目１３に記載の半導体記憶装置において、前記
マスク情報保持手段は、前記書き込み用データ線に保持
された書き込みデータが前記メモリセルに書き込まれた
ら、前記データ無効信号により前記ライトアンプが保持
する書き込みデータを無効にすることを特徴とする半導
体記憶装置。

【００２６】１５．項目１３に記載の半導体記憶装置に
おいて、該半導体記憶装置はダイナミック型メモリであ
り、前記データ無効信号は、該ダイナミック型メモリの
リフレッシュ動作に関連して発行されることを特徴とす
る半導体記憶装置。 １６．項目１〜１５のいずれか１項に記載の半導体記憶
装置において、前記データは、書き込みコマンドに応じ
て入力された書き込みデータであり、前記データ保持手
段は、第１の書き込みコマンドに対応した第１の書き込
みデータを保持し、そして、前記データ書き込み手段
は、前記第１の書き込みコマンドの次に入力される第２
の書き込みコマンドの入力により、前記第１の書き込み
データを前記メモリセルに書き込むことを特徴とする半
導体記憶装置。

【００２７】１７．読み出し用データ線および書き込み
用データ線を有する半導体記憶装置であって、書き込み
データに対応して入力されるアドレス情報を保持するア
ドレス情報保持手段と、該アドレス情報保持手段に保持
しているアドレスにアクセスがあった場合には、当該ア
ドレスに対応したメモリセルに対して書き込み用データ
線に保持されたデータを書き込むことを特徴とする半導
体記憶装置。

【００２８】１８．項目１７に記載の半導体記憶装置に
おいて、該半導体記憶装置は、書き込み用データ線に書
き込みデータを出力しそれを保持するライトアンプと、
受信したアドレス情報および前記アドレス情報保持手段
に保持されたアドレス情報を比較するアドレス比較器
と、該アドレス比較器の比較結果に基づいて前記メモリ
セルからのデータまたは前記ライトアンプからのデータ
を選択するデータセレクタとを備えることを特徴とする
半導体記憶装置。

【００２９】１９．項目１８に記載の半導体記憶装置に
おいて、前記データセレクタは、さらに、前記書き込み
データの有効／無効を表すマスク情報に基づいて前記メ
モリセルからのデータまたは前記ライトアンプからのデ
ータを選択することを特徴とする半導体記憶装置。 ２０．項目１７に記載の半導体記憶装置において、該半
導体記憶装置は、前記書き込み用データ線に書き込みデ
ータを出力しそれを保持するライトアンプと、受信した
アドレス情報および前記アドレス情報保持手段に保持さ
れたアドレス情報を比較するアドレス比較器とを備え、
該アドレス比較器の比較結果に基づいて前記書き込み用
データ線に保持されたデータを前記メモリセルに書き込
む書むことを備えることを特徴とする半導体記憶装置。

【００３０】２１．項目２０に記載の半導体記憶装置に
おいて、前記アドレス比較器の比較結果に基づいて前記
書き込み用データ線に保持されたデータを前記メモリセ
ルに書き込む書き込むと共に、該データを前記読み出し
用データ線にに伝達することを特徴とする半導体記憶装
置。

【００３１】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施例を図面を参照して詳述する。図６および図７
は本発明に係る半導体記憶装置の第１実施例を示すブロ
ック図であり、ＳＤＲＡＭの一例を概略的に示すもので
ある。図６および図７において、参照符号１１は入力バ
ッファ、１２はコマンドデコーダ、１３はアドレスバッ
ファ、１４は入力バッファ・ラッチ、１５はデータＩ／
Ｏバッファ・レジスタ、１７および１８はシリパラ変換
器（シリアル−パラレル変換器）、１９はパラシリ変換
器（パラレル−シリアル変換器）、２０はシフトレジス
タ、そして、２１は制御回路を示している。また、参照
符号２２はオシレータ（ＯＳＣ）、２３リフレッシュア
ドレスカウンタ、２４はスイッチ、２７はセンスバッフ
ァ、２９はデータレジスタ、４１は読み出しコマンドラ
ッチ、４２は書き込みコマンドラッチ、４３は遅延回
路、４４はアドレス比較器、そして、４５はスイッチを
示している。さらに、参照符号５はアドレスレジスタ、
６はライトアンプ、７はデータセレケタ、３はメモリブ
ロック（メモリコア部）、３１はロウデコーダ、３２は
メモリセル（メモリセルアレイ）、３３はコラムデコー
ダ、そして、４はセンスアンプ・ライトスイッチを示し
ている。

【００３２】入力バッファ１１は、外部から供給される
クロックＣＬＫをバッファリングして各回路へ供給する
ものであり、また、コマンドデコーダ１２は、外部から
のコマンドをデコードして読み出しコマンドおよび書き
込みコマンドをそれぞれ読み出しコマンドラッチ４１お
よび書き込みコマンドラッチ４２へ供給する。ここで、
読み出しコマンドラッチ４１の出力は制御回路２１へ供
給され、また、書き込みコマンドラッチ４２の出力は制
御回路２１、シフトレジスタ２０およびアドレスエジス
タ５へ供給される。シフトレジスタ２０の出力は、入力
イネーブル信号として入力バッファ・ラッチ１４および
データＩ／Ｏバッファ・レジスタ１５へ供給される。

【００３３】制御回路２１は、入力された読み出しおよ
び書き込みコマンドに応じてメモリコア部の各メモリブ
ロックにイネーブル信号を供給して制御する。各メモリ
ブロック３は、ロウアドレスに応じてメモリセル（メモ
リセルアレイ）３２のワード線（ＷＬ）を制御するロウ
デコーダ３１、コラムアドレスに応じてコラム（ビット
線ＢＬ，／ＢＬ）を制御するコラムデコーダ３３、およ
び、読み出しおよび書き込み制御を行うセンスアンプ・
ライトスイッチ３４を備え、それぞれ制御回路２１から
のロウイネーブル、コラムイネーブル、および、リード
イネーブル並びにライトイネーブルの各イネーブル信号
により制御され、メモリセル３２に対する読み出しおよ
び書き込み処理が行われる。

【００３４】制御回路２１の出力（リフレッシュ制御信
号）は、リフレッシュアドレスカウンタ２３およびアド
レス切り換えスイッチ２４へ供給され、アドレスバッフ
ァ１３を介して供給される外部アドレスとリフレッシュ
動作時の内部アドレス（オシレータ１２２を用いて生成
されるリフレッシュアドレスカウンタ２３の出力：リフ
レッシュアドレス）とを切り換えて通常動作（読み出し
および書き込み動作）およびリフレッシュ動作の制御を
行うようになっている。ここで、書き込みデータは、ラ
イトアンプ（ラッチ）６を介してメモリコア部（ブロッ
ク３）へ入力され、また、読み出しデータは、メモリコ
ア部からセンスバッファ２７およびデータセレクタ７を
介して出力される。なお、本第１実施例の特徴であるラ
イトアンプ６の動作等に関しては後に詳述する。

【００３５】データＩ／Ｏバッファ・レジスタ１５は、
外部から供給される書き込みデータおよびメモリセル３
２からの読み出しデータの入出力処理を行うものであ
り、書き込み時には、データのシリアル−パラレル変換
を行うシリパラ変換器１８を介して、書き込みデータＤ
Ｑ０〜ＤＱｎをライトアンプ６へ供給する。また、読み
出し時には、データのパラレル−シリアル変換を行うパ
ラシリ変換器１９を介して、データセレクタ７からの読
み出しデータがデータＩ／Ｏバッファ・レジスタ１５に
入力され、その読み出しデータが外部（外部データバ
ス）へ出力される。ここで、マスク信号用のデータＤＭ
は、例えば、書き込み用データＤＱ０〜ＤＱｎと共に外
部から供給され、入力バッファ・ラッチ１４およびシリ
パラ変換器１７を介してマスク信号ＭＡＳＫとしてライ
トアンプ６へ供給される。なお、マスク信号ＭＡＳＫ
は、例えば、書き込みコマンド信号の一部としてアドレ
スコード等の手段により外部から与えられる場合もあ
る。

【００３６】図６および図７に示されるように、本第１
実施例においては、書き込みコマンドに対応して入力さ
れたアドレスはアドレスレジスタ５に保持され、また、
書き込みコマンドに対応して入力されたデータ（書き込
みデータ）はライトアンプ６に送られてライトデータバ
スに保持される。なお、アドレスレジスタ５の手前に設
けられた遅延回路４３は、書き込みレイテンシの分だけ
アドレスのタイミングを遅らせてレジスタ５に入るよう
にするためのものである。また、書き込みコマンドは、
シフトレジスタ２０を介さないで制御回路２１に入力さ
れ、また、入力バッファ・ラッチ１４およびデータＩ／
Ｏバッファ・レジスタ１５に供給される入力イネーブル
信号は、シフトレジスタ２０を介して発生される。これ
は、書き込みコマンドが入力したら、メモリセル３２へ
の書き込みを、アドレスレジスタ５のアドレスおよびラ
イトデータバス（ＷＲＩＴＥ ＤＢ）に保持されたデー
タにより直ちにに実行し、その後に、次の書き込みデー
タの取り込みを行うためである。

【００３７】ここで、以下の説明で頻出するマスク関係
の信号について簡単に説明しておく。まず、マスク信号
ＭＡＳＫは、書き込みデータＤＱ０〜ＤＱｎと一緒に外
部から供給される信号ＤＭから生成されるものである
が、前述したように、例えば、書き込みコマンドの一部
として外部から供給することもできる。データ無効信号
ＤＩＳ１，ＤＩＳ２は、制御回路２１がライトアンプ６
に対して書き込みデータの無効化を指示するための信号
である。データ無効状態信号ＭＡＳＫＸ，ＭＡＳＫＺ
は、マスク信号ＭＡＳＫおよびデータ無効信号ＤＩＳ
１，ＤＩＳ２に基づいて書き込みデータを無効化するた
めの信号である。ここで、データ無効状態信号ＭＡＳＫ
ＸとＭＡＳＫＺは相補信号で、データを無効化する場合
は、ＭＡＳＫＸが低レベル“Ｌ”でＭＡＳＫＺが高レベ
ル“Ｈ”となる。

【００３８】図８および図９は本発明の半導体記憶装置
の第１実施例における動作の一例を説明するためのタイ
ミング図であり、読み出し動作と書き込み動作が混在し
た場合の動作を示すものである。図８および図９に示さ
れるように、まず、外部から読み出しコマンドＲＥＡＤ
０が入力されると、ビット線ＢＬ，／ＢＬに対応するデ
ータＱ０が読み出され、この読み出しデータは、リード
データバスからセンスバッファ２７およびデータセレク
タ７を介して読み出しコモンデータバス（ＲＥＡＤ Ｃ
ＤＢ）に伝えられ、パラシリ変換器１９およびデータＩ
／Ｏバッファ・レジスタ１５を介して読み出しデータＱ
００，Ｑ０１として出力される。なお、本実施例では、
読み出しレイテンシは２となっている。

【００３９】そして、外部から読み出しコマンドＲＥＡ
Ｄ０，ＲＥＡＤ１に続いて（時間ＷＴ２の後に）書き込
みコマンドＷＲＩＴＥ Ｂが入力されると、アドレスレ
ジスタ（５）およびライトデータバス（ＷＲＩＴＥ Ｄ
Ｂ）に保持された『ＡＤＤＲＥＳＳ−Ａ』および『ＤＡ
０〜ＤＡ１』の情報（直前の書き込みコマンド（ＷＲＩ
ＴＥ Ａ：図示しない）によるもの）により、メモリセ
ル（３２）への書き込み（ビット線ＢＬ，／ＢＬ：Ｄ
Ａ）が行われる。そして、今回入力した書き込みコマン
ドＷＲＩＴＥ Ｂに対応する書き込みデータ（ＤＢ０〜
ＤＢ１）とマスク信号ＭＡＳＫ（ＤＭＢ０，ＤＭＢ１）
がライトアンプ６に転送されて保持される。

【００４０】すなわち、外部からの書き込みデータ（Ｄ
Ｂ０〜ＤＢ１）は、データＩ／Ｏバッファ・レジスタ１
５およびシリパラ変換器１８を介して書き込みコモンデ
ータバス（ＷＲＩＴＥ ＣＤＢ）に伝えられてライトア
ンプ６へ供給される。また、外部からのマスク信号は、
入力バッファ・ラッチ１４およびシリパラ変換器１７を
介してマスクデータＭＡＳＫ（ＤＭＢ０，ＤＭＢ１）と
してライトアンプ６に供給される。このとき、ライトア
ンプ６とコラムデコーダ３３との間のライトデータバス
（ＷＲＩＴＥ ＤＢ）にもそのデータが保持されること
になる。なお、書き込みコマンドＷＲＩＴＥ Ｂに対応
するアドレス（ＡＤＤＲＥＳＳ−Ｂ）は、アドレスレジ
スタ５に格納される。

【００４１】その後、図８および図９に示されるよう
に、読み出しコマンドＲＥＡＤ２，ＲＥＡＤ３，ＲＥＡ
Ｄ４と続き、次に書き込みコマンドＷＲＩＴＥ Ｃが入
力されると、アドレスレジスタ５に保持されている直前
の書き込みコマンドＷＲＩＴＥＢに対応するアドレスＡ
ＤＤＲＥＳＳ−Ｂと、ライトデータバス（ＷＲＩＴＥＤ
Ｂ）に保持されている直前の書き込みコマンドＷＲＩＴ
Ｅ Ｂに対応する情報（書き込みデータＤＢ０〜ＤＢ１
およびマスクデータＤＭＢ０，ＤＭＢ１）によりメモリ
セル３２への書き込み（ビット線ＢＬ，／ＢＬ：ＤＢ）
が行われる。なお、アドレスレジスタ５およびライトア
ンプ６等の具体的な回路例は、後に、図面を参照して詳
述する。

【００４２】図１０および図１１は本発明の半導体記憶
装置の第１実施例における動作の他の例を説明するため
のタイミング図であり、上述した図８および図９の動作
において、書き込みコマンドＷＲＩＴＥ Ｂにマスクが
かかった場合を示すものである。図１０および図１１に
示されるように、書き込みコマンドＷＲＩＴＥ Ｂにマ
スクがかかった場合には、例えば、マスク信号ＭＡＳＫ
が書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込み
データＤＢ０，ＤＢ１が入力するタイミングで高レベル
“Ｈ”となり、これを受けてデータ無効状態信号ＭＡＳ
ＫＺが高レベル“Ｈ”となり、書き込みデータＤＢ０，
ＤＢ１が無効化され、その結果、ライトデータバス（Ｗ
ＲＩＴＥ ＤＢ）は中間レベルを保持することになる。
すなわち、次の書き込みデータＷＲＩＴＥ Ｃが入力し
てもメモリセルに対する書き込みは行われず、ビット線
ＢＬ，／ＢＬには、アドレスＡＤＤＲＥＳＳ−Ｂに対応
するメモリセル（３２）が元々保持していたデータ（Ｑ
Ｂ）が現れるだけで、書き込みデータＤＢ０，ＤＢ１に
よる書き替えは行われないことになる。なお、例えば、
書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込みデ
ータＤＢ０およびＤＢ１の場合に、各データＤＢ０およ
びＤＢ１に対してそれぞれマスク信号が与えられてマス
ク制御が行われる場合もある。

【００４３】図１２および図１３は本発明の半導体記憶
装置の第１実施例における動作のさらに他の例を説明す
るためのタイミング図であり、ライトデータバスおよび
アドレスレジスタに未書き込みのデータおよびアドレス
を保持しているときに、そのアドレスに対して読み出し
コマンドが入力した場合を示すものである。図１２およ
び図１３に示されるように、書き込みコマンドＷＲＩＴ
Ｅ Ｂに続いて読み出しコマンドＲＥＡＤ２，ＲＥＡＤ
３が入り、その次に、読み出しコマンドＲＥＡＤ Ｂ
（書き込みコマンドＷＲＩＴＥ Ｂと同じアドレスに対
する読み出しコマンド）が入ったとき、アドレス比較器
４４からは一致信号ＣＩＳ（高レベル“Ｈ”のパルス）
が出力され、データセレクタ７は、ライトアンプ６に保
持されているデータをそのまま出力回路（パラシリ変換
器１９）に転送する。そして、ライトデータバス（ＷＲ
ＩＴＥ ＤＢ）上に保持されたデータは、その後、次の
書き込みコマンドＷＲＩＴＥ Ｃが入力された時にメモ
リセル３２へ書き込まれることになる。なお、書き込み
データがマスクされている場合には、ライトアンプ６か
らの無効情報（マスク情報）により、データセレクタ７
は、メモリセル３２からのデータ（センスバッファ２７
の出力）を選択して出力回路に転送することになる。ま
た、書き込みデータ（ＤＢ０，ＤＢ１）の内の一部（Ｄ
Ｂ１）だけがマスクされている場合には、そのマスクさ
れたアドレスに対応するデータはメモリセル３２から読
み出したもの（ＱＢ１）を選択し、マスクされていない
アドレスに対応するデータはライトアンプ６に保持され
ているもの（ＤＢ０）を選択し、出力回路（データＩ／
Ｏバッファ・レジスタ１５）からは、読み出しコマンド
ＲＥＡＤ Ｂに対してデータＤＢ０，ＱＢ１が出力され
る場合もあり得る。

【００４４】なお、各実施例の説明においては、実際の
半導体記憶装置におけるバンクおよびブロックの概念は
簡略化のために省略されているが、実際の半導体記憶装
置（ＳＤＲＡＭ）は、例えば、複数のバンク（例えば、
４バンク）を備え、さらに、各バンクがそれぞれ複数の
ブロック（例えば、４または８ブロック）を含んで構成
されている。

【００４５】図１４は本発明の半導体記憶装置に適用す
るセンスアンプ・ライトスイッチ（３４）の一例を示す
回路図である。この図１４に示すセンスアンプ・ライト
スイッチ３４は、ダイレクトセンスアンプ方式と呼ばれ
るもので、例えば、高速動作が要求されるＳＤＲＡＭ等
のメモリデバイスに適用されるものである。図１４に示
されるように、センスアンプ・ライトスイッチ３４は、
ｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジス
タ）３４１〜３５０およびｎチャネル型ＭＯＳトランジ
スタ（ｎＭＯＳトランジスタ）３５１，３５２を備えて
構成されている。

【００４６】リード用センスアンプ３４ａは、コラム選
択信号（ＣＬ）によりスイッチング制御されるトランジ
スタ３４２，３４３、および、ビット線ＢＬ，／ＢＬが
ゲートに接続されたトランジスタ３４４，３４１により
構成され、相補のビット線ＢＬ，／ＢＬのレベルに応じ
てリードイネーブル（信号）から相補のリードデータバ
スへ流れる電流を制御するようになっている。

【００４７】ライトスイッチ３４ｂは、ライトイネーブ
ル（信号）によりスイッチング制御されるトランジスタ
３４６，３４７、および、ビット線ＢＬ，／ＢＬがソー
スに接続されたトランジスタ３４５，３４８により構成
されている。なお、トランジスタ３４５，３４８のゲー
トにはコラム選択信号が供給されている。そして、コラ
ム選択信号およびライトイネーブルが高レベル“Ｈ”の
ときに、相補のライトデータバスのデータがビット線Ｂ
Ｌ，／ＢＬを介してメモリセルに書き込まれるようにな
っている。

【００４８】センスアンプ３４ｃは、トランジスタ３４
９〜３５１により構成され、相補のビット線ＢＬ，／Ｂ
Ｌのレベル差を増幅するようになっている。なお、この
センスアンプには、相補のセンスアンプイネーブル（信
号）が供給され、センスアンプの動作（活性化）を制御
するようになっている。すなわち、メモリセル（３２）
からビット線ＢＬ，／ＢＬに出力されたデータの増幅
は、センスアンプ３４ｃで行われ、読み出し（ＲＥＡ
Ｄ）の場合には、リードイネーブルを低レベル“Ｌ”
（選択状態）とし、コラム選択信号ＣＬを高レベル
“Ｈ”にして、リード用センスアンプ３４ａを介してリ
ードデータバスへ読み出しデータを転送する。このと
き、ライトイネーブルは低レベル“Ｌ”（非選択状態）
とする。

【００４９】書き込み（ＷＲＩＴＥ）の場合は、ライト
イネーブルおよびコラム選択信号ＣＬを高レベル“Ｈ”
（選択状態）とし、さらに、リードイネーブルも高レベ
ル“Ｈ”（非選択状態）とする。これにより、ライトデ
ータバスの情報がライトスイッチ３４ｂを介してビット
線ＢＬ，／ＢＬに転送される。図１４に示されるよう
に、ダイレクトセンスアンプ方式のセンスアンプ・ライ
トスイッチ３４では、メモリセルアレイ（３２）上でリ
ードデータバスとライトデータバスとが分離されてお
り、ライトイネーブルを選択しない限りはライトデータ
バスの状態がリードデータバスに影響を与えることはな
い。また、ライトデータバスは、一度の書き込み動作で
書き込むデータのビット数と同じ（または、それ以上
の）本数だけ設けられているので、このライトデータバ
スに書き込み用データを保持しておけばよい。すなわ
ち、ライトアンプ６によりライトデータバス（ＷＲＩＴ
Ｅ ＤＢ）に書き込みデータを保持しておけば、前述し
た本発明の第１実施例を適用することができることにな
る。

【００５０】図１５は本発明の半導体記憶装置に適用す
るアドレスレジスタの一例を示す回路図である。図１５
に示されるように、アドレスレジスタ５は、複数の前段
用フリップフロップ５１１〜５１ｎ、および、複数の後
段用フリップフロップ５２１〜５２ｎを備え、シフトレ
ジスタ（遅延回路）４３を介して供給されたアドレス
（Ａ０〜Ａｎ）を保持する。すなわち、前段および後段
の各フリップフロップ５１１〜５１ｎおよび５２１〜５
２ｎのクロック端子には、書き込みコマンドラッチ４２
からの書き込みコマンドが供給され、書き込みコマンド
（例えば、ＷＲＩＴＥ Ｂ）が入力されるとその書き込
みコマンド（ＷＲＩＴＥ Ｂ）と共に入力されたアドレ
ス（ＡＤＤＲＥＳＳ−Ｂ）を前段のフリップフロップ５
１１〜５１ｎに取り込んで保持（ラッチ）するようにな
っている。なお、前段のフリップフロップ５１１〜５１
ｎに保持されたアドレス（ＡＤＤＲＥＳＳ−Ｂ）は、ラ
イトアンプ選択アドレスとしてライトアンプ６へ出力さ
れる。ここで、ライトアンプ選択アドレスは、入力され
た書き込みコマンド（ＷＲＩＴＥ Ｂ）に対応する書き
込みデータ（ＤＢ０，ＤＢ１）を、どのライトアンプに
保持するかを指定するための信号である。

【００５１】さらに、次の書き込みコマンド（例えば、
ＷＲＩＴＥ Ｃ）が入力されると、前段のフリップフロ
ップ５１１〜５１ｎに保持されていたアドレス（ＡＤＤ
ＲＥＳＳ−Ｂ）は、後段のフリップフロップ５２１〜５
２ｎに取り込まれてアドレス比較器４４へ供給される。
このとき、前述したように、前段のフリップフロップ５
１１〜５１ｎには、入力された書き込みコマンド（ＷＲ
ＩＴＥ Ｃ）に対応するアドレス（ＡＤＤＲＥＳＳ−
Ｃ）が取り込まれる。

【００５２】そして、アドレス比較器４４において、例
えば、読み出しコマンドに対応するアドレスが次の書き
込みコマンドで書き込みを行うアドレスと一致するかど
うか（図１２および図１３を参照して説明した内容）の
判定が行われる。図１６は本発明の半導体記憶装置に適
用するライトアンプ６の一例を示す回路図である。

【００５３】図１６に示されるように、ライトアンプ６
は、データ転送部６１、マスク情報ラッチ部６２、出力
部６３、２つのインバータで構成されたデータラッチ６
４、プリチャージ部６５、ナンドゲート６６、および、
インバータ６７を備えて構成される。そして、図６およ
び図７を参照して説明したように、書き込みデータおよ
びマスク信号（ＭＡＳＫ）はライトアンプ６に供給さ
れ、ライトデータバス（ＷＲＩＴＥＤＢ：ＷＤＢ，／Ｗ
ＤＢ）上に保持される。

【００５４】図１６に示されるように、データ転送部６
１は、ｐＭＯＳおよびｎＭＯＳトランジスタで構成され
たトランスファゲート６１１，６１２およびインバータ
６１３を備え、前述したアドレスレジスタ６（前段のフ
リップフロップ５１１〜５１ｎ）からのライトアンプ選
択アドレスおよび制御回路２１からのライトデータラッ
チ信号が入力されたナンドゲート６６の出力によりトラ
ンスファゲート６１１および６１２の制御が行われるよ
うになっている。すなわち、ライトアンプ選択アドレス
およびライトデータラッチ信号が共に高レベル“Ｈ”の
ときに、書き込みデータおよびマスク信号ＭＡＳＫがそ
れぞれデータラッチ６４およびマスク情報ラッチ６２へ
供給されて保持（ラッチ）される。

【００５５】マスク情報ラッチ６２は、インバータ６２
１〜６２３、ノアゲート６２４、および、ｎＭＯＳトラ
ンジスタ６２５，６２６を備えて構成されている。ここ
で、インバータ６２１および６２２はラッチを構成し、
データ転送部６１からのマスク信号ＭＡＳＫを保持する
ようになっている。ラッチ（６２１，６２２）の出力
は、インバータ６２３で反転されてノアゲート６２４に
供給され、制御回路２１からのデータ無効信号（ＤＩＳ
１）とのノア論理が取られ、新たなマスク信号ＭＡＳＫ
Ｘとして出力部６３へ供給される。トランジスタ６２５
のゲートにはイニシャライズ信号が供給され、例えば、
ライトアンプ６のデータを無効にするために、電源投入
時に高レベル“Ｈ”のパルスを出力するようになってい
る。なお、トランジスタ６２５と並列に設けられたトラ
ンジスタ６２６は、前述した第１実施例および後述する
第２並びに第３実施例では不要で、専ら後述する第４実
施例に必要とされるものであり、該トランジスタ６２６
のゲートにはさらなるデータ無効信号（ＤＩＳ２）が供
給されている。なお、データ無効信号ＤＩＳ１は、通
常、低レベル“Ｌ”となっており、これについては後に
詳述する。また、データ無効信号ＤＩＳ２は、後述の第
４実施例の説明で詳述する。

【００５６】ここで、例えば、ＳＤＲＡＭにおいて、リ
フレッシュコマンド（集中リフレッシュコマンド）が書
き込みコマンドと一部共通の信号として供給される場
合、すなわち、コマンドをシリアルに分割して供給する
仕様で途中までリフレッシュコマンドか書き込みコマン
ドかが区別できない場合（途中までコードが同じ場合）
には、例えば、ライトアンプ６に保持されたデータの書
き込み動作をそのまま行ってしまった後、書き込みデー
タを無効にしもよい。すなわち、リフレッシュ動作中に
は、読み出しコマンドが入力することはないので、書き
込み動作をそのまま行ってしまっても問題がない。従っ
て、データ無効信号（ＤＩＳ１，ＤＩＳ２）は、リフレ
ッシュ動作が行われた後に出力されるように構成するこ
ともできる。

【００５７】出力部６３は、ｐＭＯＳトランジスタ６３
１〜６３６、ｎＭＯＳトランジスタ６３７〜６４３、お
よび、インバータ６４４〜６４７を備えて構成される。
マスク情報ラッチ６２からのマスク信号ＭＡＳＫＸはト
ランジスタ６３１，６３４および６４１のゲートに供給
され、また、データラッチ６４に保持された相補のデー
タはそれぞれトランジスタ６３７および６３９のゲート
に入力される。なお、マスク信号ＭＡＳＫＸは、インバ
ータ６７により反転されてマスク信号ＭＡＳＫＺとして
プリチャージ部６５へ供給されると共に、データセレク
タ７へ供給される。また、データセレクタ７へ供給され
る書き込みデータ（書き込みデータ情報Ｄ，／Ｄ）は、
インバータ６４４および６４６の出力から取り出される
ようになっている。ここで、プリチャージ部６５は、必
ずしも設ける必要はない。

【００５８】出力部６３の出力は、それぞれ高電位電源
Ｖddと低電位電源Ｖssとの間に設けられたトランジスタ
６３５および６４２の接続ノード並びにトランジスタ６
３６および６４３の接続ノードから取り出され、ライト
データバス（ＷＤＢ，／ＷＤＢ）に保持されたデータが
現れるようになっている。すなわち、書き込みデータが
マスク信号ＭＡＳＫによりマスクされている（ＭＡＳＫ
＝高レベル“Ｈ”）と、ＭＡＳＫＸ＝低レベル“Ｌ”と
なって、出力部６３の出力トランジスタ（６３５，６４
２；６３６，６４３）は４個ともオフになり、ライトデ
ータバスＷＤＢ，／ＷＤＢは開放状態になる。ここで、
プリチャージ部６５を設けた場合には、マスク信号ＭＡ
ＳＫ（ＭＡＳＫＺ）が高レベル“Ｈ”のとき、プリチャ
ージ部６５のｎＭＯＳトランジスタ６５１〜６５３は全
てオンとなって、ライトデータバスＷＤＢおよび／ＷＤ
Ｂは短絡されると共に、プリチャージ電圧Ｖpr（例え
ば、電源電圧の中間レベル：Ｖdd／２）にプリチャージ
される。

【００５９】従って、マスク信号ＭＡＳＫ＝高レベル
“Ｈ”の場合、すなわち、書き込みデータをマスクする
場合には、ライトデータバスＷＤＢ，／ＷＤＢは、開放
状態或いは同じ電圧レベル状態（Ｖpr）となり、書き込
み動作時にライトスイッチ（３４ｂ：トランジスタ３４
５〜３４８）が動作してもセンスアンプを反転させるこ
とができないためメモリセル（３２）への書き込みは行
われない。

【００６０】なお、上述したように、ライトアンプ６
は、保持している書き込みデータの情報Ｄ，／Ｄ（およ
び、マスク信号ＭＡＳＫＺ）をデータセレクタ７へ出力
するが、書き込みデータがマスクされている場合には、
書き込みデータ情報Ｄ＝／Ｄ＝低レベル“Ｌ”となる。
データセレクタ７では、書き込みデータ情報Ｄ＝／Ｄ＝
低レベル“Ｌ”を検出すると、その書き込みデータがマ
スクされていることを認識する。

【００６１】図１６に示す回路例では、データセレクタ
７へ供給する信号（Ｄ，／Ｄ）をライトデータバス（Ｗ
ＤＢ，／ＷＤＢ）とは別に生成するようになっている
が、ライトデータバスＷＤＢ，／ＷＤＢを直接データセ
レクタ７に接続するように構成してもよい。さらに、書
き込みデータの無効化には、例えば、マスク信号ＭＡＳ
ＫＺを用いることもできる。

【００６２】データ無効信号ＤＩＳ１は、リフレッシュ
時にライトデータバスＷＤＢ，／ＷＤＢに保持されてい
るデータを強制的に無効にするものである。ただし，書
き込みデータおよびＭＡＳＫ情報は、ライトアンプ６内
のラッチ（６４，６２）にそれぞれ保持されている。ま
た、リフレッシュは、ＤＲＡＭセル（メモリセル３２）
に対して行う必要があるが、ライトアンプ６のラッチ６
４に保持されている書き込みデータに関しては、スタテ
ィックに保持されているため、リフレッシュする必要は
ない。従って、リフレッシュ中は、データ無効信号ＤＩ
Ｓ１＝高レベル“Ｈ”とし、ライトデータバスＷＤＢ，
／ＷＤＢに保持されているデータを無効とし、リフレッ
シュ動作中のメモリコア（メモリセル３２）に影響を与
えないようにしておく。そして、リフレッシュから復帰
したら、データ無効信号ＤＩＳ１＝低レベル“Ｌ”とし
て、ラッチ６４および６２に保持された書き込みデータ
およびマスク情報に従って、ライトデータバスＷＤＢ，
／ＷＤＢにデータが発生させる。ここで、リフレッシュ
が開始したら、まず、ライトデータバスＷＤＢ，／ＷＤ
Ｂに保持されているデータをそのままメモリセル（３
２）に書き込むように構成してもよい。この場合におい
ても、書き込み後にデータ無効信号ＤＩＳ１を発生し、
データを無効にして余分な書き込みをしないように構成
するのが好ましい。

【００６３】図１７は本発明の半導体記憶装置に適用す
るデータセレクタ７の一例を示す回路図である。図１７
に示されるように、データセレクタ７は、ノアゲート７
１、ナンドゲート７２、インバータ７３，７４、およ
び、複数のスイッチ７５を備えて構成される。ナンドゲ
ート７１には、上述したライトアンプ６からの書き込み
データ情報Ｄ，／Ｄが供給され、このデータ情報Ｄ＝／
Ｄ＝低レベル“Ｌ”の時に、高レベル“Ｈ”を出力し、
書き込みデータが無効（マスク）であることを検出する
ようになっている。従って、書き込みデータをマスクす
る場合には、ナンドゲート７２には、インバータ７３を
介して低レベル“Ｌ”の信号が入力される。また、ナン
ドゲート７２の他方の入力には、アドレス比較器４４か
らの一致信号ＣＩＳが供給されている。この一致信号Ｃ
ＩＳは、アドレスが一致する場合、すなわち、ライトア
ンプ６に保持された書き込みデータのアドレスが読み出
しアドレスに一致する場合に高レベル“Ｈ”となる信号
である。従って、書き込みデータのマスクを行わない場
合（インバータ７３の出力が高レベル“Ｈ”）であっ
て、ライトアンプ６に保持された書き込みデータのアド
レスが読み出しアドレスに一致する場合（一致信号ＣＩ
Ｓが高レベル“Ｈ”）には、ナンドゲート７２の出力信
号は低レベル“Ｌ”となり、インバータ７４の出力信号
は高レベル“Ｈ”となる。

【００６４】各スイッチ７５は、ｐＭＯＳおよびｎＭＯ
Ｓトランジスタで構成されたトランスファゲート７５１
および７５２を備え、それぞれライトアンプ６に保持さ
れたデータ（書き込みデータ）またはメモリセル３２
（メモリコア部）からの読み出しデータのいずれかを選
択して出力バッファ（パラシリ変換器１９、データＩ／
Ｏバッファ・レジスタ１５）へ供給するようになってい
る。すなわち、ライトアンプ６に保持された書き込みデ
ータのアドレスが読み出しアドレスに一致し、かつ、書
き込みデータのマスクを行わない場合には、ライトアン
プ６に保持された書き込みデータがそのまま読み出しデ
ータとして出力されることになる。なお、ライトアンプ
６に保持された書き込みデータのアドレスが読み出しア
ドレスに一致しない場合、および／または、書き込みデ
ータのマスクを行う場合には、メモリセル（３２）から
の読み出しデータが選択されて出力されることになる。

【００６５】ここで、図１７に示すデータセレクタの回
路例では、ナンドゲート７１にデータ情報Ｄ，／Ｄを入
力して書き込みデータのマスクを行うか否かを検出する
ようになっているが、例えば、マスク信号（ＭＡＳＫ
Ｚ）をそのまま使用することもできる。図１８は本発明
に係る半導体記憶装置の第１実施例における動作サイク
ルを説明するためのフローチャートである。

【００６６】図１８に示されるように、第１実施例の半
導体記憶装置における動作が開始すると、まず、ステッ
プＳＴ１１において、外部からのコマンドを受信し、ス
テップＳＴ１２に進んで、そのコマンドが読み出しコマ
ンド（ＲＥＡＤ）か、または、書き込みコマンド（ＷＲ
ＩＴＥ）かを判別する。外部からのコマンドが読み出し
コマンド（ＲＥＡＤ）のとき、ステップＳＴ１３に進ん
で、その読み出しコマンドのアドレスがライトアンプ
（６）に保持されている書き込みデータのアドレスと一
致するかどうかをアドレス比較器４４により比較する。
ステップＳＴ１３でアドレスが一致すると判定される
（一致信号ＣＩＳが高レベル“Ｈ”）と、ステップＳＴ
１４に進んで、データが無効か否か（書き込みデータが
マスクされているか否か）が判別され、データが有効
（書き込みデータのマスクが行われていない：マスク信
号ＭＡＳＫが低レベル“Ｌ”）ならば、ステップＳＴ１
５に進んで、ライトアンプ６に保持されているデータ
（書き込みデータ）を読み出しコマンドに対応するアド
レスのデータ（読み出しデータ）として出力する。

【００６７】また、ステップＳＴ１３で、読み出しコマ
ンドのアドレスがライトアンプ（６）に保持されている
書き込みデータのアドレスと一致しないと判別された場
合、および、ステップＳＴ１４で、データが無効（書き
込みデータがマスクされている）と判別された場合に
は、ライトアンプ６に保持されているデータを選択せず
に、実際にメモリセル（３２）から読み出したデータを
読み出しコマンドに対応する読み出しデータとして出力
する。

【００６８】次に、ステップＳＴ１２において、外部か
らのコマンドが書き込みコマンド（ＷＲＩＴＥ）である
と判別されると、ステップＳＴ１７に進んで、データが
無効（書き込みデータはマスクされているか）どうかが
判別され、データが有効である（書き込みデータがマス
クされていない）と判別された場合には、ステップＳＴ
１８において、アドレスレジスタ５に保持されているア
ドレス情報（直前の書き込みコマンドに対応したアドレ
ス）に従って、ライトデータバスＷＤＢ，／ＷＤＢに保
持されているデータ（ライトアンプ６にラッチされてい
る書き込みデータ）をメモリセル（３２）に書き込んで
ステップＳＴ１９に進む。

【００６９】また、ステップＳＴ１７において、データ
が無効である（書き込みデータがマスクされている）と
判別された場合には、ステップＳＴ１９に進む。ステッ
プＳＴ１９では、入力されたアドレス（今回の書き込み
データに対応した書き込みアドレス）をアドレスレジス
タ５に記憶（保持）し、また、入力されたデータ（今回
の書き込みデータ）をライトデータバスＷＤＢ，／ＷＤ
Ｂ（ライトアンプ６）に保持する。さらに、ステップＳ
Ｔ１９において、マスク情報（マスク信号ＭＡＳＫ）に
より、書き込みデータを有効にするか無効にするか（マ
スクするか否か）が行われる。

【００７０】図１９は図１８に示す半導体記憶装置の動
作サイクルを説明するための図である。図１９に示され
るように、図１８の動作サイクルは、時間的にオーバー
ラップさせることが可能であり、具体的に、例えば、書
き込み処理（ＷＲＩＴＥ）においては、後半のステップ
ＳＴ１９を前半のステップＳＴ１７およびＳＴ１８とオ
ーバーラップさせて処理することが可能である。

【００７１】上述したように、本実施例の半導体記憶装
置は、書き込み用のデータを保持するためのレジスタ
（データレジスタ）を新たに設ける必要がなく、チップ
面積およびコストの増大を抑えることができる。さら
に、本実施例の半導体記憶装置は、書き込みデータがラ
イトデータバス（ＷＤＢ，／ＷＤＢ）まで来ているの
で、書き込み時のデータ転送時間が短縮され、高速動作
が可能となる。

【００７２】図２０および図２１は本発明に係る半導体
記憶装置の第２実施例を示すブロック図である。図２０
および図２１に示す本第２実施例の半導体記憶装置は、
前述した図６および図７に示す第１実施例との比較から
明らかなように、第１実施の半導体記憶装置に対してマ
スク回路８を設け、マスク信号（ＭＡＳＫＺ）が高レベ
ル“Ｈ”のとき（書き込みデータをマスクするとき）に
は、データの書き込みを行わないようにライトイネーブ
ルを制御する（ライトイネーブルを出力しない）ように
なっている。

【００７３】すなわち、マスク回路８に対しては、ライ
トアンプ６からマスク信号ＭＡＳＫＺが供給されると共
に、第１実施例における制御回路２１からのライトイネ
ーブルも供給され、制御回路２１からのライトイネーブ
ル、および、ライトアンプ６からマスク信号ＭＡＳＫＺ
により、センスアンプ・ライトスイッチ３４における書
き込み動作を制御するようになっている。本第２実施例
は、例えば、ライトデータバスＷＤＢ，／ＷＤＢの寄生
容量が大きい場合に好ましく、より一層安全性の向上
（データが誤って書き込まれてしまうのを防ぐこと）が
可能である。さらに、本実施例のように、ライトイネー
ブルにより書き込みデータの無効制御を行うのは、半導
体記憶装置のより一層の高速動作に対しても好ましいも
のである。

【００７４】図２２および図２３は本発明に係る半導体
記憶装置の第３実施例を示すブロック図である。図２２
および図２３に示す本第３実施例の半導体記憶装置は、
上述の図２０および図２１に示す第２実施例におけるマ
スク回路８を変形してマスク回路８’としたものであ
る。すなわち、本第３実施例において、マスク回路８’
は、第１実施例における制御回路２１からのコラムイネ
ーブル、および、ライトアンプ６からマスク信号ＭＡＳ
ＫＺにより、コラムデコーダ３３を制御するようになっ
ている。従って、書き込みデータがマスクされていると
き（マスク信号ＭＡＳＫＺが高レベル“Ｈ”のとき）
は、マスク回路８’からコラムイネーブルが出力され
ず、ライトデータバスＷＤＢ，／ＷＤＢがビット線Ｂ
Ｌ，／ＢＬに接続されないようになっている。本第３実
施例も上述の第２実施例と同様に、例えば、ライトデー
タバスＷＤＢ，／ＷＤＢの寄生容量が大きい場合に好ま
しいものである。なお、第２および第３実施例の他の構
成は、第１実施例と同様なので、その説明は省略する。

【００７５】図２４および図２５は本発明に係る半導体
記憶装置の第４実施例を示すブロック図であり、図２６
および図２７は本発明の半導体記憶装置の第４実施例に
おける動作の一例を説明するためのタイミング図であ
る。図２４および図２５に示す本第４実施例の半導体記
憶装置は、上述の図２２および図２３に示す第３実施例
におけるデータセレクタ７を不要としたものである。な
お、本第４実施例において、ライトアンプ６には、制御
回路２１から第２のデータ無効信号（ＤＩＳ２）が供給
されるようになっている。

【００７６】すなわち、本第４実施例は、図２６および
図２７と図１２および図１３との比較から明らかなよう
に、書き込みコマンドＷＲＩＴＥ Ｂに続いて読み出し
コマンドＲＥＡＤ２，ＲＥＡＤ３が入り、その次に、読
み出しコマンドＲＥＡＤ Ｂ（書き込みコマンドＷＲＩ
ＴＥ Ｂと同じアドレスに対する読み出しコマンド）が
入ったとき、アドレス比較器４４から一致信号ＣＩＳが
発生（高レベル“Ｈ”のパルスが発生）し、この一致信
号ＣＩＳが制御回路２１に入力される。制御回路２１
は、一致信号ＣＩＳを受けてライトイネーブルを出力
し、ライトアンプ６に保持されているデータはビット線
ＢＬ，／ＢＬに転送され、メモリセル３２への書き込み
が行われる。さらに、この書き込みデータ（読み出しコ
マンドＲＥＡＤ Ｂに対応するデータ）は、そのままリ
ードデータバスＲＤＢ，／ＲＤＢにも転送され、センス
バッファ２７、パラシリ変換器１９およびデータＩ／Ｏ
バッファ・レジスタ１５を介して出力される。

【００７７】従って、本第４実施例では、ライトイネー
ブルおよびリードイネーブルが両方とも出力され、メモ
リセルへの書き込み処理と読み出し処理とが同時に行わ
れることになる。そして、メモリセル３２への書き込み
が終了したら、制御回路２１はデータ無効信号ＤＩＳ２
（パルス信号）を発生しデータを無効化する。ここで、
データ無効信号ＤＩＳ２は、例えば、図１６に示すライ
トアンプのマスク情報ラッチ６２におけるトランジスタ
６２６のゲート信号として供給され、上述のデータの無
効化（マスク処理）が行われる。

【００７８】なお、書き込みデータがマスクされている
場合には、前述した第３の実施例と同様に、マスク回路
８’によりライトイネーブルを発生しなければよい。ま
た、読み出しコマンドＲＥＡＤ Ｂの後に、書き込みコ
マンドＷＲＩＴＥ Ｃが入ったときには、ライトデータ
バスＷＤＢ，／ＷＤＢ（ライトアンプ６）に保持されて
いるデータの書き込みは前の読み出しコマンドＲＥＡＤ
Ｂが入力された時に行われており、また、その書き込
みデータは無効化されているので、メモリセル３２への
書き込み動作は行われない。

【００７９】図２８は本発明に係る半導体記憶装置の第
４実施例における動作サイクルを説明するためのフロー
チャートである。図２８に示すフローチャートは、前述
した図１８のフローチャートにおいて、ステップＳＴ１
５が除かれ、その代わりにステップＳＴ２１およびＳＴ
２２の処理が行われるようになっている。

【００８０】すなわち、ステップＳＴ１４において、デ
ータが有効（書き込みデータのマスクが行われていな
い：マスク信号ＭＡＳＫが低レベル“Ｌ”）と判別され
ると、ステップＳＴ２１に進んで、ライトデータバスＷ
ＤＢ，／ＷＤＢに保持されているデータ（ライトアンプ
６にラッチされている書き込みデータ）をメモリセル
（３２）に書き込み、同時に、その書き込みデータがリ
ードデータバスＲＤＢ，／ＲＤＢを介してセンスバッフ
ァ２７に取り込まれ、パラシリ変換器１９およびデータ
Ｉ／Ｏバッファ・レジスタ１５を介して出力される。

【００８１】さらに、ステップＳＴ２２に進んで、制御
回路２１からのデータ無効信号ＤＩＳ２を受けて、ライ
トデータバスＷＤＢ，／ＷＤＢに保持されているデータ
を無効にする。ここで、図２８の動作サイクルは、時間
的にオーバーラップさせることが可能であり、具体的
に、例えば、書き込み処理（ＷＲＩＴＥ）においては、
後半のステップＳＴ１９を前半のステップＳＴ１７およ
びＳＴ１８とオーバーラップさせ、また、読み出し処理
（ＲＥＡＤ）においては、後半のステップＳＴ２２を前
半のステップＳＴ１３，ＳＴ１４，ＳＴ１６およびＳＴ
２１とオーバーラップさせて処理することが可能であ
る。なお、図２８における他のステップは、前述した図
１８と同様であり、その説明は省略する。

【００８２】以上の実施例では、半導体記憶装置をＳＤ
ＲＡＭとして説明したが、本発明は、ＳＤＲＡＭに限定
されるものではなく、例えば、ＤＤＲ方式のＤＲＡＭや
ダイレクトラムバスＤＲＡＭ、さらには、ＤＲＡＭ以外
のＳＲＡＭ等の様々な半導体記憶装置であってもよい。

【００８３】

【発明の効果】以上、詳述したように、本発明によれ
ば、書き込み用のデータを保持するためのレジスタを新
たに設けることなく、チップ面積および価格の増大を招
くことなく、データ転送レートを向上させた半導体記憶
装置を提供することができる。さらに、本発明の半導体
記憶装置は、書き込みデータがライトデータバスまで来
ているので、書き込み時のデータ転送時間が短縮され、
高速動作が可能となる。

【図面の簡単な説明】

【図１】従来の半導体記憶装置の一構成例を示すブロッ
ク図（その１）である。

【図２】従来の半導体記憶装置の一構成例を示すブロッ
ク図（その２）である。

【図３】従来の半導体記憶装置の動作を説明するための
タイミング図（その１）である。

【図４】従来の半導体記憶装置の動作を説明するための
タイミング図（その２）である。

【図５】従来の半導体記憶装置の動作を説明するための
タイミング図（その３）である。

【図６】本発明に係る半導体記憶装置の第１実施例を示
すブロック図（その１）である。

【図７】本発明に係る半導体記憶装置の第１実施例を示
すブロック図（その２）である。

【図８】本発明の半導体記憶装置の第１実施例における
動作の一例を説明するためのタイミング図（その１）で
ある。

【図９】本発明の半導体記憶装置の第１実施例における
動作の一例を説明するためのタイミング図（その２）で
ある。

【図１０】本発明の半導体記憶装置の第１実施例におけ
る動作の他の例を説明するためのタイミング図（その
１）である。

【図１１】本発明の半導体記憶装置の第１実施例におけ
る動作の他の例を説明するためのタイミング図（その
２）である。

【図１２】本発明の半導体記憶装置の第１実施例におけ
る動作のさらに他の例を説明するためのタイミング図
（その１）である。

【図１３】本発明の半導体記憶装置の第１実施例におけ
る動作のさらに他の例を説明するためのタイミング図
（その２）である。

【図１４】本発明の半導体記憶装置に適用するセンスア
ンプ・ライトスイッチの一例を示す回路図である。

【図１５】本発明の半導体記憶装置に適用するアドレス
レジスタの一例を示す回路図である。

【図１６】本発明の半導体記憶装置に適用するライトア
ンプの一例を示す回路図である。

【図１７】本発明の半導体記憶装置に適用するデータセ
レクタの一例を示す回路図である。

【図１８】本発明に係る半導体記憶装置の第１実施例に
おける動作サイクルを説明するためのフローチャートで
ある。

【図１９】図１８に示す半導体記憶装置の動作サイクル
を説明するための図である。

【図２０】本発明に係る半導体記憶装置の第２実施例を
示すブロック図（その１）である。

【図２１】本発明に係る半導体記憶装置の第２実施例を
示すブロック図（その２）である。

【図２２】本発明に係る半導体記憶装置の第３実施例を
示すブロック図（その１）である。

【図２３】本発明に係る半導体記憶装置の第３実施例を
示すブロック図（その２）である。

【図２４】本発明に係る半導体記憶装置の第４実施例を
示すブロック図（その１）である。

【図２５】本発明に係る半導体記憶装置の第４実施例を
示すブロック図（その２）である。

【図２６】本発明の半導体記憶装置の第４実施例におけ
る動作の一例を説明するためのタイミング図（その１）
である。

【図２７】本発明の半導体記憶装置の第４実施例におけ
る動作の一例を説明するためのタイミング図（その２）
である。

【図２８】本発明に係る半導体記憶装置の第４実施例に
おける動作サイクルを説明するためのフローチャートで
ある。

【符号の説明】

３…メモリブロック（メモリコア部） ５…アドレスレジスタ ６…ライトアンプ（ラッチ） ７…データセレクタ ８，８’…マスク回路 １１…入力バッファ １２…コマンドデコーダ １３…アドレスバッファ １４…入力バッファ・ラッチ １５…データＩ／Ｏバッファ・レジスタ １６…コマンドラッチ １７，１８…シリアル−パラレル変換器（シリパラ変換
器） １９…パラレル−シリアル変換器（パラシリ変換器） ２０…シフトレジスタ ２１…制御回路 ２２…オシレータ（ＯＳＣ） ２３…リフレッシュアドレスカウンタ ２４…スイッチ ２７…センスバッファ ３１…ロウデコーダ ３２…メモリセル（メモリセルアレイ） ３３…コラムデコーダ ３４…センスアンプ・ライトスイッチ ４１…読み出しコマンドラッチ ４２…書き込みコマンドラッチ ４３…遅延回路 ４４…アドレス比較器 ４５…スイッチ １２８…アドレスレジスタ １２９…データレジスタ

【手続補正書】

【提出日】平成１２年８月１７日（２０００．８．１
７）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】ここで、後述する図５のように、例えば、
ディレイドライト方式を適用する場合には、図１および
図２の半導体記憶装置においては、書き込みアドレスを
保持するアドレスレジスタ１２８および書き込み用のデ
ータを保持するデータレジスタ１２９が必要になる。図
３〜図５は従来の半導体記憶装置の動作を説明するため
のタイミング図であり、図３は読み出しレイテンシ＝２
で書き込みレイテンシ＝０の一般的なＳＤＲＡＭの動作
を示し、図４は読み出しレイテンシ＝書き込みレイテン
シ＝２のＳＤＲＡＭの動作を示し、図５はディレイドラ
イト方式を適用したＳＤＲＡＭの動作を示している。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】１７．読み出し用データ線および書き込み
用データ線を有する半導体記憶装置であって、書き込み
データに対応して入力されるアドレス情報を保持するア
ドレス情報保持手段とを備え、該アドレス情報保持手段
に保持しているアドレスにアクセスがあった場合には、
当該アドレスに対応したメモリセルに対して書き込み用
データ線に保持されたデータを書き込むことを特徴とす
る半導体記憶装置。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施例を図面を参照して詳述する。図６および図７
は本発明に係る半導体記憶装置の第１実施例を示すブロ
ック図であり、ＳＤＲＡＭの一例を概略的に示すもので
ある。図６および図７において、参照符号１１は入力バ
ッファ、１２はコマンドデコーダ、１３はアドレスバッ
ファ、１４は入力バッファ・ラッチ、１５はデータＩ／
Ｏバッファ・レジスタ、１７および１８はシリパラ変換
器（シリアル−パラレル変換器）、１９はパラシリ変換
器（パラレル−シリアル変換器）、２０はシフトレジス
タ、そして、２１は制御回路を示している。また、参照
符号２２はオシレータ（ＯＳＣ）、２３リフレッシュア
ドレスカウンタ、２４はスイッチ、２７はセンスバッフ
ァ、２９はデータレジスタ、４１は読み出しコマンドラ
ッチ、４２は書き込みコマンドラッチ、４３は遅延回
路、４４はアドレス比較器、そして、４５はスイッチを
示している。さらに、参照符号５はアドレスレジスタ、
６はライトアンプ、７はデータセレケタ、３はメモリブ
ロック（メモリコア部）、３１はロウデコーダ、３２は
メモリセル（メモリセルアレイ）、３３はコラムデコー
ダ、そして、３４はセンスアンプ・ライトスイッチを示
している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】制御回路２１の出力（リフレッシュ制御信
号）は、リフレッシュアドレスカウンタ２３およびアド
レス切り換えスイッチ２４へ供給され、アドレスバッフ
ァ１３を介して供給される外部アドレスとリフレッシュ
動作時の内部アドレス（オシレータ２２を用いて生成さ
れるリフレッシュアドレスカウンタ２３の出力：リフレ
ッシュアドレス）とを切り換えて通常動作（読み出しお
よび書き込み動作）およびリフレッシュ動作の制御を行
うようになっている。ここで、書き込みデータは、ライ
トアンプ（ラッチ）６を介してメモリコア部（ブロック
３）へ入力され、また、読み出しデータは、メモリコア
部からセンスバッファ２７およびデータセレクタ７を介
して出力される。なお、本第１実施例の特徴であるライ
トアンプ６の動作等に関しては後に詳述する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】図１０および図１１は本発明の半導体記憶
装置の第１実施例における動作の他の例を説明するため
のタイミング図であり、上述した図８および図９の動作
において、書き込みコマンドＷＲＩＴＥ Ｂにマスクが
かかった場合を示すものである。図１０および図１１に
示されるように、書き込みコマンドＷＲＩＴＥ Ｂにマ
スクがかかった場合には、例えば、マスク信号ＭＡＳＫ
が書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込み
データＤＢ０，ＤＢ１が入力するタイミングで高レベル
“Ｈ”となり、これを受けてデータ無効状態信号ＭＡＳ
ＫＺが高レベル“Ｈ”となり、書き込みデータＤＢ０，
ＤＢ１が無効化され、その結果、ライトデータバス（Ｗ
ＲＩＴＥ ＤＢ）は中間レベルを保持することになる。
すなわち、次の書き込みコマンドＷＲＩＴＥ Ｃが入力
してもメモリセルに対する書き込みは行われず、ビット
線ＢＬ，／ＢＬには、アドレスＡＤＤＲＥＳＳ−Ｂに対
応するメモリセル（３２）が元々保持していたデータ
（ＱＢ）が現れるだけで、書き込みデータＤＢ０，ＤＢ
１による書き替えは行われないことになる。なお、例え
ば、書き込みコマンドＷＲＩＴＥ Ｂに対応する書き込
みデータＤＢ０およびＤＢ１の場合に、各データＤＢ０
およびＤＢ１に対してそれぞれマスク信号が与えられて
マスク制御が行われる場合もある。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

Claims (5)

【特許請求の範囲】
1. 【請求項１】 読み出し用データ線および書き込み用デ
   ータ線を有する半導体記憶装置であって、 データを前記書き込み用データ線に保持するデータ保持
   手段と、該書き込み用データ線に保持しているデータを
   メモリセルに書き込むデータ書き込み手段とを具備する
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、該半導体記憶装置は、前記書き込みデータの有効／
   無効を表すマスク情報を受け取りそれを保持するマスク
   情報保持手段を備えることを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項２に記載の半導体記憶装置におい
   て、前記書き込み用データ線に書き込みデータを出力し
   それを保持するライトアンプは、前記マスク情報および
   データ無効信号により当該ライトアンプが保持する書き
   込みデータの有効／無効を制御することを特徴とする半
   導体記憶装置。
4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
   導体記憶装置において、 前記データは、書き込みコマンドに応じて入力された書
   き込みデータであり、 前記データ保持手段は、第１の書き込みコマンドに対応
   した第１の書き込みデータを保持し、そして、 前記データ書き込み手段は、前記第１の書き込みコマン
   ドの次に入力される第２の書き込みコマンドの入力によ
   り、前記第１の書き込みデータを前記メモリセルに書き
   込むことを特徴とする半導体記憶装置。
5. 【請求項５】 読み出し用データ線および書き込み用デ
   ータ線を有する半導体記憶装置であって、 書き込みデータに対応して入力されるアドレス情報を保
   持するアドレス情報保持手段と、 該アドレス情報保持手段に保持しているアドレスにアク
   セスがあった場合には、当該アドレスに対応したメモリ
   セルに対して書き込み用データ線に保持されたデータを
   書き込むことを特徴とする半導体記憶装置。